静电放电防护半导体装置制造方法及图纸

本发明专利技术是一种静电放电防护半导体装置，至少包括一高电压寄生硅控整流器及一二极管。高电压硅控整流器包括阳极与阴极，且高电压硅控整流器的阴极是接地。二极管是以串联方式耦接至高电压硅控整流器且亦包括阳极与阴极。二极管的阳极耦接至高电压硅控整流器的阳极，且二极管的阴极耦接至施加有正电压的一端子。二极管具有一第二导电态区域，且该区域具有数个彼此相隔的长条或小区块导电态区域。所述小区块可为任何形状并规则或随机地排列。

【技术实现步骤摘要】

本专利技术有关一种静电放电防护半导体装置，且特别是有关一种用以保护于高 电压下操作的电子设备的集成电路的静电放电防护半导体装置。
技术介绍
一般来说，集成电路(integrated circuits, ICs)非常容易受静电放电(electrostatic discharge, ESD)的影响而受损，例如是电子设备中的高压瞬变。在某些电子设备 中，高压瞬变可能具有正值及/或负值的尖峰，范围由数百伏特至数千伏特(静电 压)，且时间长达数微秒。高电压静电放电瞬变可能由使用者的静电放电所造成， 例如是由摩擦力或感应并接触集成电路(例如是设备控制)的端子或电路的设备机 壳所造成。因此，由于疏忽所造成的静电电压可能导致输入晶体管的毁损。集成电路通常都需要静电放电防护设计以保护内部的电子组件。 一种典型的 静电放电防护是将寄生硅控整流器(silicon controlled rectifier, SCR)连接至输入晶 体管的栅极。硅控整流器通常是做为高效静电放电防护箝，且硅控整流器防护结构 已于美国专利字号4,400,711、 4，405，933、 4,631,567及4,692,781中所揭露。这些硅控整流器防护结构主要的优点为具有吸收高能量的能力。高电压硅控整流器(high-voltage silicon controlled rectifier, HVSCR)是用以保护电子设备的集成电路于高电压(例如是30伏特或是更高的电压)下操作而不受 损害。图1绘示高电压硅控整流器的典型电流一电压曲线。图1中，点A代表崩 溃电压(breakdown voltage)，点B代表保持电压(holding voltage)。然而，在 一些特定的应用中，例如在高电压下操作的电子设备，需使用具有较高崩溃电压及 保持电压的静电放电防护装置，方能适当地发挥其防护效果。
技术实现思路
本专利技术的目的是提供一种静电放电防护半导体装置，特别可对于高电压下操 作的电子设备的集成电路的装置进行有效的保护。本专利技术的一一方面提供一种静电放电防护装置。此装置至少包括一高电压寄生硅控整流器(high-voltage parasite silicon controlled rectifier, HVSCR)及一二极管。 高电压硅控整流器具有阳极及阴极，且高电压硅控整流器的阴极接地。以串联方式 耦接至高电压硅控整流器的二极管亦具有阳极与阴极。二极管的阳极耦接至高电压 硅控整流器的阳极，且二极管的阴极耦接至一施加有正电压的端子。本专利技术提供另一种静电放电防护半导体装置，包括一寄生硅控整流器及一二 极管，形成于第二导电态基板中，且二极管以串联方式耦接至硅控整流器。硅控整 流器至少包括数个第一及第二导电态掺杂区域，所述第一及第二导电态掺杂区域是 交错且连续地形成于第一导电态的第一阱中。第二导电态掺杂区域接地，且配置于 两个第一导电态掺杂区域之间。三个掺杂区域是与第一阱相隔且形成于第二导电态 基板中。二极管包括第二导电态区域及第一导电态掺杂区域。第二导电态区域形成 于第一导电态的第二阱中，且第二导电态区域耦接至第一阱中的第一导电态掺杂区 域之一。此外，二极管的第一导电态掺杂区域形成于第一导电态的第二阱中且与第 二导电态区域相隔。第一导电态掺杂区域连接至一施加有正电压的端子。在实施例 中，第一及第二导电态可为N型及P型。此外，在实施例中，二极管的第二导电态区域可建构成具有彼此相隔的多个 长条或小区块。所述小区块可为任意形状且规则地或随机地排列。附图说明为让本专利技术的上述内容能更明显易懂，下面将配合附图对本专利技术的较佳实施 例作详细说明，其中图1绘示高电压硅控整流器的典型电流一电压曲线； 图2绘示本专利技术的静电放电防护半导体装置；图3A绘示根据本专利技术的第一实施例的静电放电防护半导体装置的俯视图3B绘示图3A的半导体装置沿着剖面线3A-3A的剖面图4绘示根据本专利技术的第一实施例的静电放电防护半导体装置的特性曲线，此装置包括高电压硅控整流器及二极管，且二极管包括数个正P型条； 图5绘示本专利技术的第二实施例的静电放电防护半导体装置的俯视图； 图6绘示图5中的本专利技术的第二实施例的静电放电防护半导体装置的特性曲线，此装置包括高电压硅控整流器及二极管，且二极管包括数个具有矩形剖面的正P型小区块；图7绘示依照本专利技术的第二实施例的另一种静电放电防护半导体装置的俯视图8绘示依照本专利技术的第二实施例的另一种静电放电防护半导体装置的俯视图9绘示依照本专利技术的第二实施例的另一种静电放电防护半导体装置的俯视 图；以及图io绘示依照本专利技术的第二实施例的另一种静电放电防护半导体装置的俯视图。具体实施例方式本专利技术提供的静电放电(electrostatic discharge, ESD)防护半导体装置适合用 以保护于高电压下操作的电子设备的集成电路。图2绘示本专利技术的静电放电防护半 导体装置。静电放电防护半导体装置10至少包括一高电压寄生硅控整流器 (high-voltage parasite silicon controlled rectifier) 11及一二牛及管12。 二丰及管12的 阴极121耦接至施加有高电压的端子14，且二极管12的阳极123耦接至高电压硅 控整流器11的阳极112。高电压硅控整流器11的阴极114耦接至没有施加电压的 接地端子16。与使用单独的高电压硅控整流器的静电放电防护装置相较，本专利技术 的半导体装置IO (亦即包括高电压硅控整流器及二极管)的崩溃电压(breakdown voltage)及保持电压(holdingvoltage)有显著的增加，且半导体装置IO可适当地 做为于高电压(例如是超过30伏特)下操作的电子设备的防护装置。以下提供二实施例以说明本专利技术的静电放电防护半导体装置。所述实施例说 明二极管及高电压硅控整流器之间的电子连接。此外，所述实施例亦说明本专利技术的 二极管结构的不同的可实施设计。然而，此处揭露的实施例是用以说明本专利技术，而 非用以限制本专利技术的范围。再者，本专利技术所属
中具有通常知识者当可明白本专利技术的基本的技术， 例如是P型阱、P型区域、N型阱、N型区域、深N型阱及N型埋藏层(buried layer) 等的形成，因而不详细叙述。此外，本专利技术所属
中具有通常知识者当可明 白所述实施例及附图中的高电压硅控整流器的结构在本专利技术的精神下可稍做修改。 因此，附图及说明是视为说明之用，而非限制本专利技术的范围。用以说明本专利技术的所 述实施例及应用的附图仅绘示主要的特征元件，以避免混淆本专利技术。第一实施例图3A绘示根据本专利技术的第一实施例的静电放电防护半导体装置之俯视图。图 3B绘示图3A的半导体装置沿着剖面线3A-3A的剖面图。如图3A所示，高电压硅控整流器31耦接于二极管32。 一般来说，二极管包 括形成于一正N型阱中的一正P型区，且正P型区及正N型阱间的接口会发生接 面崩溃(junction breakdown)。此外，接面崩溃首先发生于正P型区及正N型阱 间的接口的边缘(由于尖端放电效应)。因此，为了增加边缘数目，本专利技术的第一 实施例的二极管32的正P型区是设计为数个正P型条323，且所述正P型条是彼 此相隔并实质上平行设置。对每一个正P型条323而言，接面崩溃首先本文档来自技高网...

【技术保护点】
一种静电放电防护半导体装置，其特征在于，包括：　一寄生硅控整流器，至少包括：　多个第一及第二导电态掺杂区域，交错且连续地形成于第一导电态的一第一阱中；及　一第二导电态掺杂区域，是接地并配置于两个第一导电态掺杂区域之间，该三个掺杂区域是与该第一阱相隔并形成于第二导电态的一基板中；以及　一二极管，形成于第二导电态的该基板中并以串联方式耦接至该硅控整流器，该二极管包括：　一第二导电态区，形成于第一导电态的一第二阱中且耦接至该第一阱中的所述第一导电态掺杂区域之一；及　一第一导电态掺杂区域，形成于第一导电态的该第二阱中且与该第二导电态区域相隔，其中该第一导电态掺杂区连接至施加有一正电压的一端子。

【技术特征摘要】
US 2008-8-15 12/222,7461. 一种静电放电防护半导体装置，其特征在于，包括一寄生硅控整流器，至少包括多个第一及第二导电态掺杂区域，交错且连续地形成于第一导电态的一第一阱中；及一第二导电态掺杂区域，是接地并配置于两个第一导电态掺杂区域之间，该三个掺杂区域是与该第一阱相隔并形成于第二导电态的一基板中；以及一二极管，形成于第二导电态的该基板中并以串联方式耦接至该硅控整流器，该二极管包括一第二导电态区，形成于第一导电态的一第二阱中且耦接至该第一阱中的所述第一导电态掺杂区域之一；及一第一导电态掺杂区域，形成于第一导电态的该第二阱中且与该第二导电态区域相隔，其中该第一导电态掺杂区连接至施加有一正电压的一端子。2. 根据权利要求1所述的静电放电防护半导体装置，其特征在于，该二极管 的该第二导电态区域包括彼此相隔的多个长条，所述长条共同耦接至该第一阱中的 所述第一导电态掺杂区域之一。3. 根据权利要求1所述的静电放电防护半导体装置，其特征在于，该二极管的该第二导电态区域包括彼此相隔的多个小区块，且所述小区块共同耦接至该第一 阱中的所述第一导电态掺杂区域之一。4. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，每一所述小区块具有一矩形剖面。5. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，每一所述小区块具有一菱形剖面。6. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，每一所述小区块具有一圆形剖面。7. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区块排列为一矩阵。8. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区 块排列为一棋盘状图案。9. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区块排列为一蜂巢状图案。10. 根据权利要求3所述的静电放电防护半导体装置，其特征在于所述小区块 是分布为一细胞状图案。11. 根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区 块排列为平行的多行。12. 根据权利要求11所述的静电放电防护半导体装置，其特征在于，所述行 中每一行的所述小区块是与相邻该行的所述区块交错配置。13. 根据权利要求11所述的静电放电防护半导体装置，其特征在于，所述行 中每一行的所述小区块是彼此邻接。14. 根据权利要求11所述的静电放电防护半导体装置，其特征在于，所述行 中每一行的所述小区块是彼此分隔。15. 根据权利要求11所述的静电放电防护半导体装置，其特征在于，该第一 及该第二导电态分别为N型导电态及P型导电态。16. 根据权利要求l所述的静电放电防护半导体装置，其特征在于，该硅控整 流器的该第一阱中的所述第二导电态掺杂区域彼此耦接。17. 根据权利要求l所述的静电放电防护半导体装置，其特征在于，与该第一阱相隔的该硅控整流器的所述第一导电态掺杂区域彼此耦接。18. —种静电放电防护半导体静电放电防护半导体装置，其特征在于，包括--一高电压寄生硅控整流器，包括一阳极与一阴极，该高电压硅控整流器的该阴极接地；以及一二极管，以串联方式耦接至该高电压硅控整流器，且该二极管包括一阳极 与一阴极，该二极管的该阳极耦接至该高...

【专利技术属性】
技术研发人员：蒋秋志，邰翰忠，
申请(专利权)人：崇贸科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]