半导体器件制造技术

一种半导体器件，其中抗焊盘中所产生应力的强度被提高了。提供有多个焊盘（１）。在每个焊盘（１）中，在使用最上层形成的第一金属（１１）下提供有多个线条状第二金属（１２）。这样，为提高抗焊盘中所产生应力的强度，将焊盘（１）沿第二金属（１２）的纵向排列。亦即：将焊盘（１）排列成使第二金属（１２）的纵向（Ｌ１）和焊盘（１）的排列方向（Ｌ２）在同一方向。

【技术实现步骤摘要】

本专利技术涉及具有焊盘的半导体器件的结构，特别涉及在探测和引 线焊接情况下用于提高抗施加到焊盘上应力的强度的技术。
技术介绍
在半导体芯片电测试中进行探测，以及在半导体器件装配时进行 引线焊接的情况下，机械应力就会加到在半导体芯片上表面上形成的 焊盘上。加到焊盘上的应力使焊盘下的层间绝缘膜产生裂紋，并成为 在引线焊接时使焊盘分离的原因。所以，常规上釆取使有关金属层吸收应力的方法，即，放一金属 层，例如鴒，作为焊盘的基础。通常，使用最上面的布线层(最上层 布线层)来形成焊盘，且使用用于连接上布线层和其下面的布线层(下 层布线层)的通孔来形成基础金属层。也就是说，基础金属层的形成 是在最初形成用于连接上布线层和下层布线层的通孔的同一步骤中执 行的。需要将基础金属层的尺寸做成和焊盘尺寸相同的程度，并且它就 变成大口径，特别是与原始通孔相比时。所以，在常规半导体器件的 制造过程中，大口径的通孔(基础金属层)和小口径的通孔(原始通 孔)是同时形成的。但是，由于大口径的通孔在蚀刻速率方面不同于 小口径的通孔，因此在大口径的通孔和小口径的通孔中都获得适当的 蚀刻量就很困难，且形成精度会降低。在通孔中作金属沉积时，由于 和小口径的通孔相比大口径的通孔要用很长时间来彻底掩盖金属，因此金属的厚度就不能充分保证，但却容易引起大口径通孔上表面的凹 陷，源自于此。也就是说，由于基础金属层的上表面高度变得不均匀， 因此就很难使在其上形成的焊盘的上表面高度均匀。当焊盘的上表面 高度不均匀时，确切的探测和引线焊接就很困难，且半导体器件的可 靠性会下降。另 一方面，将焊盘的基础金属层不做成大口径的通孔而做成多个 线条的形状(长尺寸形状)并将其形成的技术是已知的(例如专利参考l-3)。当基础金属层做成多个线条的形状时，上面的问题就解决了。 [专利参考1]日本未经审查的专利公布No. 2002-110731 [专利参考2]日本未经审查的专利/>布No. Hei 10-199925 [专利参考3]日本未经审查的专利公布No. Hei 6-i96525然而，当焊盘的基础金属层做成多条线条的形状并形成时，与形 成大口径的通孔作为基础金属层的情况相比，我们担心抗来自特定方 向的应力的强度会大大下降。例如，在专利参考1中，公开了当基础 金属层的长边方向(线条的方向)和在探测情况下探针的进入方向在 平面图中垂直时(即加应力的方向垂直于平面图中基础金属层的线条 方向时)，就容易从线条状基础金属层的侧壁和层间膜之间产生裂纹。当裂紋发生在焊盘下的绝缘层中，并根据从外部加到焊盘上的应 力甚至到达布线时，该布线的金属迁移电阻就会退化。使布线可沿焊 盘下部通过的结构具有强度相对较弱且容易产生裂紋的倾向。所以， 为了防止产生裂紋，最好不让布线在焊盘下部随意通过。但为了使半 导体器件高度集成，焊盘下的区域也需净皮有效利用，必须将布线也定 位在焊盘之下。
技术实现思路
提出本专利技术是为了解决上述问题，其目的是提供一种半导体器件， 它能提高抗焊盘处所产生应力的强度。关于本专利技术第一方面的半导体器件提供有多个焊盘，每个焊盘具有使用最上层布线层形成的第一金属以及多个各具有线条形状、排列 在第 一金属下并与有关第 一金属连接的第二金属，其中焊盘被整齐放 置并定位到具有线条形状的第二金属的长边方向。关于本专利技术第二方面的半导体器件提供有焊盘，所述焊盘具有使 用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在 第一金属下并与有关第一金属连接的第二金属，其中第二金属嵌入在 第一金属下面的绝缘层中，且上部在有关绝缘层中相互连接。关于本专利技术第三方面的半导体器件提供有焊盘，所述焊盘具有使 用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在 笫一金属下并与有关第一金属连接的第二金属，其中有关所述半导体 器件具有比最上层布线层低一层的第一下层布线层，且焊盘具有蚀刻阻止层(stopper)，所述蚀刻阻止层^皮排列在第二金属下面，并使用 第一下层布线层前表面的阻挡层金属形成。关于本专利技术第四方面的半导体器件包括焊盘；沿焊盘下部通过 的布线；以及在焊盘下部区域中布线上面的多个预定形状的金属。关于本专利技术第五方面的半导体器件包括焊盘；输出緩冲器，它 向焊盘输出信号；输入緩冲器，加到焊盘上的信号^皮输入其中；以及 内部电路，它连接到输出緩冲器的输入侧以及输入緩沖器的输出侧； 其中焊盘形成在输出緩冲器之上，而不是形成在输入緩冲器和内部电 路之上。关于本专利技术第六方面的半导体器件包括焊盘；输出緩冲器，它 向焊盘输出信号；输入緩冲器，加到焊盘上的信号^皮输入其中；以及 内部电路，它连接到输出緩冲器的输入侧以及输入缓冲器的输出侧； 其中焊盘形成为延伸在输出緩沖器和输入緩沖器的上部以及部分内部 电路的上部之上。按照本专利技术的第 一方面，由于多个焊盘被排列和定位到具有线条 形状的第二金属的长边方向，因此就很容易使从芯片外部进入的探针、 焊头等接触到，以使进入方向可垂直于焊盘第二金属的长边方向。通过适当调节第二金属的宽度和间隔，裂紋的产生可净皮抑制，并有可能形成可靠的半导体器件。按照本专利技术的第二方面，由于多个第二金属的上部已相互连接，因此焊盘强度的方向依赖性变小了。按照本专利技术的第三方面，由于焊盘提供有使用第二金属下面的第一下层布线层前表面的阻挡层金属形成的蚀刻阻止层，因此除了由第二金属在强度方面提高的效果外，在形成步骤中将用于第二金属的通孔深度作得适当就很容易。按照本专利技术的第四方面，由于在焊盘下部的区域中在第二下层布线层的布线上有多个第四金属，因此在焊盘处产生的应力可用有关第四金属吸收，且它可抑制在焊盘下的层间绝缘膜中发生裂紋。所以，当将布线定位在焊盘下以便能够高度集成半导体器件时，由此而产生的强度下降也可被抑制。按照本专利技术的第五方面，焊盘形成在输出緩沖器之上，而不形成在输入緩沖器和内部电路之上。由于形成面积很大，且输出緩沖器的抗应力性很高，因此就可力求高度集成，将半导体器件的强度下降抑制到最小。按照本专利技术的第六方面，由于焊盘形成范围在输出緩沖器和输入緩沖器的上部以及部分内部电路的上部之上，因此焊盘面积可以增大，并且对有关焊盘的探测和焊接就很容易。使用时，将焊盘的上表面分成用于进行探测的区域和用于进行引线焊接的区域，即使是在探测之后，引线的焊接就可很有把握，且半导体器件的可靠性将会提高。阅读了以下详细说明和附图，本专利技术的目的、特征、方面以及优点就会更加清晰。附图说明图1为实施例1的半导体器件焊盘的顶视图；图2为实施例1的半导体器件焊盘的截面图；图3为实施例1的半导体器件焊盘的截面图4为实施例1的半导体器件坪盘的放大截面图5A和5B示出接触焊盘的探针的实例；图6示出实验结果，其示出了本专利技术的效果；图7的图说明在实施例1的半导体器件中焊盘的排列方法；图8示出在实施例1的半导体器件中的焊盘的布局实例；图9示出在实施例1的半导体器件中的焊盘的布局实例；图IO示出实施例1的半导体器件焊盘的放大截面图11示出实施例2的半导体器件焊盘的截面图12示出实施例2的半导体器件焊盘的截面图13示出实施例2的半导体器件焊盘的放大截面图14的图说明实施例2中的问题；图15示出实施例3的半导体器件焊盘的截面图16示出实施例本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　焊盘；　输出缓冲器，其将信号输出到所述焊盘；　输入缓冲器，其中输入了施加到所述焊盘的信号；以及　内部电路，其连接到所述输出缓冲器的输入侧以及所述输入缓冲器的输出侧；　其中所述焊盘形成在所 述输出缓冲器上面，而不形成在所述输入缓冲器和所述内部电路上面。

【技术特征摘要】
JP 2004-2-26 2004-0514861. 一种半导体器件，包括焊盘；输出缓冲器，其将信号输出到所述焊盘；输入缓冲器，其中输入了施加到所述焊盘的信号；以及内部电路，其连接到所述输出缓冲器的输入侧以及所述输入缓冲器的输出侧；其中所述焊盘形成在所述输出缓冲器上面，而不形成在所述输入缓冲器和所述内部电路上面。2. 如权利要求1所述的半导体器件，其中 所述输出緩沖器包括PMOS晶体管和NMOS晶体管；以及 所述焊盘形成在所述PMOS晶体管和所述NMOS晶体管中的一个晶体管上面，而不形成在另一个晶体管上面。3. 如权利要求2所述的半导体器件，其中 所述一个晶体管是所述PMOS晶体管，所述另一个晶体管是所述NMOS晶体管。4. 如权利要求2所述的半导体器件，其中所述焊盘、所述PMOS晶体管的漏极以及所述NMOS晶体管的漏 极电连接到公用布线，并且在所述公用布线中，与所述焊盘的连接部 分是在与所述PMOS晶体管漏极的连接部分和与所述NMOS晶体管漏 极的连接部分之间。5. 如权利要求1所述的半导体器件，其中 所述输出緩冲器包括PMOS晶体管和NMOS晶体管，且所述焊盘形成为延伸在所述输出緩沖器的所述PMOS晶体管和所述NMOS晶体 管的上部之上。6. 如权利要求1所述的半导体器件，其中 所述焊盘具有使用最上层布线...

【专利技术属性】
技术研发人员：神崎照明，出口善宣，三木一伸，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]