等离子平板显示器扫描驱动芯片用高压器件制造技术

等离子平板显示器扫描驱动芯片用高压器件属半导体功率器件领域。在衬底、埋氧层和ＳＯＩ层上建立高压ｎＬＩＧＢＴ、高压ｎＬＤＭＯＳ、高压ｐＬＤＭＯＳ和低压ＣＭＯＳ，用介质隔离区分开。埋氧层处于衬底和ＳＯＩ层中间，ＳＯＩ层厚度仅为０．５～３μｍ。介质隔离区采用硅局部氧化工艺或浅槽隔离技术形成。各ｐ型阴极区阱、ｐ型源区阱、ｎ型源区阱、ｐ型体区、ｎ型体区、ｎ型漂移区、ｐ型漂移区、ｎ型阳极区阱、ｎ型漏区阱、ｐ型漏区阱直接与埋氧层２相接，进一步消除了ＳＯＩ器件的寄生效应。在薄层ＳＯＩ上开发适用于等离子平板显示器扫描驱动芯片的高压器件，通过隔离技术实现了高压与低压器件的单片集成，寄生效应小、速度快、功耗低，易加工，成本低，可制作各种性能优良的高压、高速、低导通损耗功率器件。

【技术实现步骤摘要】

本专利技术属于半导体功率器件
，尤其适合应用于等离子平板显示器扫 描驱动芯片。
技术介绍
随着多媒体及高清晰度电视的出现，显示技术得到空前发展。在众多显示技 术中，等离子显示以其卓越的性能受到广泛关注。等离子平板显示器(Plasma Display Panel,简称PDP)是采用近年来高速发展的等离子平面屏幕技术而出 现的新一代显示设备。PDP具有视角宽、寿命长、刷新速度快、光效及亮度高、 易于制作大屏幕，工作温度范围宽等许多优良特性。随着等离子平板显示器朝大 尺寸和高分辨率方向发展，单个屏幕所需的驱动芯片数目显著增加，这就对驱动 芯片提出了多输出和紧縮芯片面积的需要。等离子平板显示驱动芯片通过逻辑控 制输出高压，占据芯片大部分面积的高压器件的设计至关重要。文献(1) Kenya Kobayashi, Hiroshi Yanagigawa, Kazuhisa Mori, Shuichi Yamanaka, Akira Fujiwara. High Voltage SOI CMOS IC Technology for Driving Plasma Display Panels. Proceedings of 1998 International Symposium on Power Semiconductor Devices and ICs， Vol.10: 141—144，采用硅基自隔离技 术，在体硅材料上集成了高压陋OS (HV-NMOS)和高压PMOS (HV-PMOS)器件， 如图1所示。其中，1是p衬底，4是HV-NMOS n型漂移区，9是HV-NMOS n+漏 区，7是HV-薩0S n+源区，5是HV-NM0S源区p+阱接触区，5和7被包围在HV-NMOS 源区p阱6中，8是HV-NM0S栅氧化层。14是场氧化层，16是多晶硅栅极，15 是源极金属，17是漏极金属。2是深n阱，3是HV-PM0S p型漂移区，13是HV-PM0S p+漏区，11是HV-PM0S p+源区，10是深n阱n+阱接触区，12是HV-PM0S厚栅氧 化层。HV-PM0S栅氧化层12较厚，可以承受高的栅源电压Vss，满足电平位移电 路对HV-PM0S栅源间耐高压的要求。然而由于HV-NM0S和HV-PMOS采用硅基自隔 离技术，具有很大的PN结隔离面积，且存在由HV-PMOS p型漂移区3、深n阱 2和p衬底1构成的寄生PNP三极管耐压限制。文献(2) M. R. Lee, Oh-Kyong K誦,S. S. Lee， et al. SOI High Voltage Integrated Circuit Technology for Plasma Display Panel Drivers. Proceedings of 1999 International Symposium on Power Semiconductor Devices and ICs, Vol, 11: 285-288，开发了一种采用Extended Drain MOSFET (EDMOSFET)和介质隔离技术的150V和250V SOI高压集成电路技术，采用3n m 埋氧层和5. 5pm顶层硅的SOI (Silicon-On-Insulator)材料，基于0.8ym的 CM0S规则，如图2所示。其中，l是n+衬底，2是埋氧层，22是S0I层，其上置 有HV-丽0S和HV-PMOS，器件间由介质层21和槽内填充物13构成的介质隔离槽 隔开。3是深n阱，5是HV-PM0S p型漂移区，4是HV-PM0S源区n阱，7是HV-PM0S p+源区，6是HV-PM0S n+阱接触区，8是HV-PM0S p+漏区，16是深p阱，15是HV-丽OS n型漂移区，14是HV-NM0S源区p阱，18是HV-NM0S n+源区，17是HV-醒0S p+ 阱接触区，19是HV-丽0S漏区n型缓冲层，20是HV-丽0S n+漏区。9是多晶硅 栅极，23是栅氧化层，ll是金属场板，10是源极金属，12是漏极金属。所述高 压器件为厚层S0I结构，具有埋氧层2， S0I层22较厚，为5.5nm。器件集成 方式为深槽介质隔离，寄生效应减小，有助于避免闩锁效应。然而由于较厚的 S0I层，虽采用介质隔离的S0I技术，但p型漂移区5与深n阱3和源区n阱4、 n型漂移区15与源区p阱14和深p阱16间仍存在大面积的PN结，其并没有充 分利用S0I技术的低漏电、低功耗优势；并且由于采用深槽介质隔离方式，需要 进行深槽刻蚀、槽填充、平坦化等额外的工艺步骤，增加了工艺成本。
技术实现思路
本专利技术目的在于提供一种等离子平板显示器扫描驱动芯片用高压器件。这种 高压器件充分利用了SOI技术的低漏电、低功耗优势，效果好，同时满足多输出和紧縮芯片面积的需要。本专利技术的目的是这样达到的在衬底1、埋氧层2和S0I层3上建立高压 rOGBT (n-channel Lateral Insulated Gate Bipolar Transistors) 50、 高压 nLDM0S (n-channel Lateral Double-diffused MOSFET) 51和高压pLDMOS (p-channel Lateral Double-diffused MOSFET) 52。埋氧层2处于衬底1和 S0I层3中间，SOI层是厚度仅为0.5 3ym的薄层。p型阴极区阱13、 p型源 区阱20、 n型源区阱36、 p型体区14、 p型体区21、 n型体区29、 n型漂移区615、 n型漂移区22、 p型漂移区28、 n型阳极区阱16、 n型漏区阱40和p型漏 区阱27直接与埋氧层2相接。高压nLIGBT50、高压nLDM0S51、高压pLDMOS 52 和低压CMOS 53通过介质隔离区4分开。在衬底1、埋氧层2和SOI层3上还建立有低压CMOS 53，其p型阱区34， n型阱区39直接与埋氧层2相接，低压CMOS 53与高压器件通过介质隔离区4 分开，实现高低压器件兼容。由于SOI层较薄，可采用常规的硅局部氧化L0C0S (L0Cal Oxidation of Silicon)工艺实现器件的介质隔离，亦可采用浅槽隔离技术实现器件的介质隔 离。采用常规的硅局部氧化L0C0S工艺时，介质隔离区4由隔离区SOI层43、 介质层41和层间介质42构成；采用浅槽隔离技术实现器件的介质隔离时，介质 隔离区4由介质层41，层间介质42，隔离区S0I层43，槽侧壁介质层44，槽填 充物45构成。与深槽介质隔离技术相比，采用L0C0S或浅槽隔离技术实现器件 的高低压兼容，降低了工艺难度及成本。所述高压nLIGBT器件50的SOI层3由p型体区14、 n型漂移区15、 p型阴极 区阱13、 n+阴极区11、 p+阱接触区10、 n型阳极区阱16、 p+阳极区12构成，n 型漂移区15上具有场氧化层501， nLIGBT栅氧化层508处于多晶硅栅极507和 p型体区14之间。所述p型阴极区阱13、 p型体区14、 n型漂移区15、 n型阳 极区阱16直接与埋氧层2相接，所述p+阳极区12处于阳极金属506下、被n 型阳极区本文档来自技高网...

【技术保护点】
一种等离子平板显示器扫描驱动芯片用高压器件，其特征在于：在衬底（１）、埋氧层（２）和ＳＯＩ层（３）上建立高压ｎＬＩＧＢＴ（５０）、高压ｎＬＤＭＯＳ（５１）和高压ｐＬＤＭＯＳ（５２），埋氧层（２）处于衬底（１）和ＳＯＩ层（３）中间，ＳＯＩ层（３）是厚度为０．５～３μｍ的薄层；ｐ型阴极区阱（１３）、ｐ型源区阱（２０）、ｎ型源区阱（３６）、ｐ型体区（１４）、ｐ型体区（２１）、ｎ型体区（２９）、ｎ型漂移区（１５）、ｎ型漂移区（２２）、ｐ型漂移区（２８）、ｎ型阳极区阱（１６）、ｎ型漏区阱（４０）和ｐ型漏区阱（２７）直接与埋氧层（２）相接，高压ｎＬＩＧＢＴ（５０）、高压ｎＬＤＭＯＳ（５１）和高压ｐＬＤＭＯＳ（５２）之间过通过介质隔离区（４）分开。

【技术特征摘要】
1、一种等离子平板显示器扫描驱动芯片用高压器件，其特征在于在衬底(1)、埋氧层(2)和SOI层(3)上建立高压nLIGBT(50)、高压nLDMOS(51)和高压pLDMOS(52)，埋氧层(2)处于衬底(1)和SOI层(3)中间，SOI层(3)是厚度为0.5～3μm的薄层；p型阴极区阱(13)、p型源区阱(20)、n型源区阱(36)、p型体区(14)、p型体区(21)、n型体区(29)、n型漂移区(15)、n型漂移区(22)、p型漂移区(28)、n型阳极区阱(16)、n型漏区阱(40)和p型漏区阱(27)直接与埋氧层(2)相接，高压nLIGBT(50)、高压nLDMOS(51)和高压pLDMOS(52)之间过通过介质隔离区(4)分开。2、 如权利要求1所述的高压器件，其特征在于在衬底(1)、埋氧层(2) 和SOI层(3)上还建立有低压CMOS (53)，其p型阱区(34)， n型阱区(39) 直接与埋氧层(2)相接，低压CMOS (53)与相邻的高压器件之间通过介质隔离 区(4)分开。3、 如权利要求1或2所述的高压器件，其特征在于所述高压nLIGBT器件(50) 的SOI层(3)由p型体区(14)、 n型漂移区(15)、 p型阴极区阱(13)、 n+阴极区(11)、 p+阱接触区(10)、 n型阳极区阱(16)、 p+阳极区(12)构成；n 型漂移区(15)上具有场氧化层(501)， nLIGBT栅氧化层(508)处于多晶硅栅 极(507)和p型体区(14)之间；所述p型阴极区阱(13)、 p型体区(14)、 n 型漂移区(15)、 n型阳极区阱(16)直接与埋氧层(2)相接；所述p+阳极区(12) 处于阳极金属(506)下、被n型阳极区阱(16)所包围；所述n+阴极区(11) 和P+阱接触区(10)并排处于源极金属下、被p型阴极区阱(13)包围；所述多 晶硅栅极(507)、阴极金属(505)和阳极金属(506)通过层间介质(502)相 互隔离。4、 如权利要求1或2所述的高压器件，其特征在于所述高压nLDMOS器件(51) 的S0I层(3)由p型体区(21)、 n型漂移区(22)、 p型源区阱(20)、 p+阱接触区(17)、 n+源区(18)、 n型漏区阱(40)和n+漏区(19)构成，n型漂 移区(22)上具有场氧化层(511)， nLDMOS栅氧化层(518)处于多晶硅栅极(517) 和p型体区(21)之间；所述p型源区阱(20)、 p型体区(21)、 n型漂移区(22)、 n型漏区阱(40)直接与埋氧层(2)相接；所述n+漏区(19)处于漏极金属(516) 下，被n型漏区阱(40)所包围；所述n+源区(18)和p+阱接触区(17)并排处于源极金属(515)下、被p型源区阱(20)包围；所述多晶硅栅极(517)、源 极金属(515)和漏极金属(5...

【专利技术属性】
技术研发人员：蒋苓利，刘新新，罗波，乔明，杨帆，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90[中国|成都]