本发明专利技术公开了一种集成在衬底上的结型场效应晶体管（ＪＦＥＴ），所述衬底至少具有半导体层，并且具有在有源区上的源触点和漏触点以及自对准栅极触点，其中所述源触点和漏触点由第一多晶硅（或其它导体，例如耐火金属或硅化物）制成，所述自对准栅极触点由第二多晶硅制成并被抛光以使其与覆盖源触点和漏触点顶部的电介质层的顶表面平齐。所述电介质层优选具有充当抛光阻挡层的氮化物帽层。在某些实施方式中，氮化物覆盖了覆盖源触点和漏触点的整个电介质层以及定义所述ＪＦＥＴ的有源区的场氧化物区。本发明专利技术还公开了一种实施方式，其中外延生长沟道区形成在衬底表面上。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在极小线宽下制造结型场效应晶体管(JFET)的器件结构 和方法，从而克服具有小线宽的COMS电路构建中的某些工艺问题。
技术介绍
随着线宽逐渐减小到亚微米范围(目前的线宽是45纳米或0.045微 米，l微米即10—6米，l纳米等于10埃)，CMOS、 NMOS和PMOS电路 上的所有结构(包括栅极氧化物的厚度)均减小。由于线宽变小，电压也 必须降低以防止穿通。线宽减小意味着栅极长度变小，这要求栅极氧化物 的厚度也必须减小，从而在较低的电压下对MOS器件中的电路进行适当 的控制。栅极氧化物厚度降低导致每单位面积上的栅极电容增大，这必须 得到改变。由于几何尺寸越小则电路密度越大，因此为了操作芯片需要整 体提高功率。此外，栅极氧化物厚度减小会造成泄漏，这加大了CMOS电 路和所有其它MOS电路中的功率消耗。不会导致泄漏的栅极氧化物厚度 的极限约为30纳米，较早的技术中在10 NM的最小线宽下采用这种厚 度，而现在的线宽已经是45纳米(0.045微米)。对于1微米的线宽，1平方厘米的集成电路上的功率消耗为5瓦。当 线宽减至45纳米时，相同尺寸的芯片上的功率消耗升至1000瓦。这会破 坏冷却不当的集成电路，因而是诸如膝上型电脑、蜂窝式电话之类的便携 式设备所不能接受的。这种功率消耗要求电路中的不工作的晶体管休眠以 使其不损耗功率，这极大地增加了设计过程的难度。关于现有技术中的结型场效应晶体管的最早报导可追溯到二十世纪五 十年代。从那时起，它们出现在大量文献中，例如Simon Sze的Physics of Semiconductor Devices禾口 Andy Grove的Physics and Technology of Semiconductor Devices。在元素型和化合物型半导体领域对结型场效应器件均有所报导。已经报导了大量包括结型场效应晶体管的电路，例如1) Nanver禾卩Goudena， Design Considerations for Integrated High-Frequency P-Channel JFET，s ， IEEE Transactions Electron Devices, Vol. 35， No. 11， 10 1988， pp. 1924-1933;2 ) Ozawa ， Electrical Properties of a Triode Like Silicon Vertical Channel JFET ， IEEE Transactions Electron Devices, Vol. ED-27, No. 11， 1980， pp. 2115-2123;3 ) H. Takanagi 禾卩 G. Kano ， Complementary JFET Negative-Resistance 15 Devices ， IEEE Journal of Solid State Circuits, Vol. SC-IO， No. 6， December 1975， pp. 509-515;4) A. Hamade禾卩J. Albarran， A JFET/Bipolar Eight-Channel Analog Multiplexer ， IEEE Journal of Solid State Circuits, Vol. SC-16, No. 6， December 1978;5) K. Lehovec禾卩R. Zuleeg， Analysis of GaAsFET,s for Integrated Logic ， 20 IEE Transaction on Electron Devices, Vol. ED-27, No. 6， June 1980;另外，本文还引用R. Zuleeg于1985年8月4日出版的题为 Complimentary GaAs Logic的报告作为现有技术。图1示出了 n型沟道JFET的代表性结构。JFET被形成在n型衬底 810中。它包含在p型阱区815中。JFET的本体以820表示，其为n型扩 散区，包括源区832、沟道区838和漏区834。栅极区836为p型，通过扩 散到衬底中形成。到源区、漏区和栅极区的触点分别标记为841、 842和 840。 JFET的临界尺寸是栅极长度855。栅极长度等于最小触点孔尺寸850 加上必要的设计法则所要求的用于确保栅极区包括栅极触点的重叠部分。 栅极长度855明显大于850。 JFET结构的这个特点限制了这些器件的性 能，因为显著大于最小的特征尺寸。此外，栅极扩散区836分别到漏区和 源区832和834的垂直侧壁861和862的电容也相当大。栅极-漏区侧壁电 容形成本领域技术人员公知的密勒电容，并且明显限制了器件在高频下的 性能。为了用JFET取代CMOS来解决45 NM和更小线宽下的功率消耗问题，需要一种常关型(normally off) JFET，该JFET与几何尺寸相当的MOS晶体管相比具有极小的栅极电容，并且具有极小的寄生电容。在这种JFET器件中，还期望具有相对于沟道自对准的栅极。因此期望的是，能够在不使用掩膜的条件下通过蚀刻隔离氧化物中的自对准孔来制造栅极电极，从而实现上述目标。一种解决常规CMOS的因线宽减小而功率消耗提高问题的方案是常关型结型场效应晶体管(JFET)。常规的常开型JFET的结构类似于图1。图2示出了常关型JFET结构。该图为n型沟道JFET的剖视图，设计该JFET的掺杂水平和尺寸以使其能够以增强模式操作。该JFET在衬底中具有与衬底表面上的触点相对应的四个端区。衬底中的端区是源31 (由多晶硅触点72下的扩散区和将扩散区耦合到沟道区50的注入区构成)；栅极70;漏40 (由多晶硅触点74下的扩散区和将扩散区耦合到沟道区50的注入区构成)；具有欧姆触点区68的p型阱11。到源区、漏区，栅极区和p型阱区的触点通常由多晶硅制成，它们是衬底触点71、源触点72、栅极触点75和漏触点74。在图2中，JFET被形成在硅衬底15的一个区域中。JFET通过绝缘区21与周围的半导体隔离，其中绝缘区21通常为浅沟槽隔离(下称STI)场氧化物。源与漏之间的沟道表示为50。对于N型沟道JFET，源区31和漏区40是N+区(高度掺杂N型供电子杂质，例如磷、砷或锑)。P型阱ll掺杂例如硼或铟的受电子杂质而成为P型。到P型阱的触点由多晶硅触点71形成，多晶硅触点(poly contact) 71被重掺杂为P型并通过在形成栅极的过程中的拖入(drive)时扩散而形成欧姆触点和P+区68， P+区68根据所示的场氧化物区21的配置而作为P型阱触点。场氧化物区不能延伸到P型阱深度以下至衬底结87，以使从欧姆触点68到沟道区50下的P型阱部分11的导电通路不被切断。沟道是轻度掺杂N型的窄区50。栅极是形成在N型沟道中的很浅(通常为10纳米(NM))的P型区，形成栅极的方法例如是从上方的重P+掺杂的多晶硅75掺杂物扩散或者是离子注入。图3示出了不同深度(从表面通过栅极70和沟道50)下的晶体管掺杂剖面。形成栅极区70的拖入(drive in)过程和形成沟道区50的注入本文档来自技高网...
【技术保护点】
一种形成用于结型场效应晶体管的自对准栅极结构的方法，所述方法包括： 在半导体衬底上形成第一导电层； 在所述第一导电层上沉积第一电介质层； 在所述第一导电层的第一区和第二区上形成掩膜，其中所述第一区定义源电极区，所述第二区定 义漏电极区； 刻蚀未被所述掩膜覆盖的所述电介质层和所述第一导电层，以暴露所述半导体衬底的一部分； 去除所述掩膜； 在至少暴露的半导体衬底、所述源电极区和所述漏电极区上形成第二电介质层； 刻蚀所述第二电介质层以暴露所述 半导体衬底的选定部分，其中所述第二电介质层继续覆盖所述源电极区和所述漏电极区的侧壁；和 在所述半导体衬底的所述选定部分上形成第二导电层以定义栅电极区，所述栅电极区位于所述源电极区与所述漏电极区之间并与其绝缘。
【技术特征摘要】
【国外来华专利技术】US 2006-6-9 11/450,1121. 一种形成用于结型场效应晶体管的自对准栅极结构的方法，所述方法包括在半导体衬底上形成第一导电层；在所述第一导电层上沉积第一电介质层；在所述第一导电层的第一区和第二区上形成掩膜，其中所述第一区定义源电极区，所述第二区定义漏电极区；刻蚀未被所述掩膜覆盖的所述电介质层和所述第一导电层，以暴露所述半导体衬底的一部分；去除所述掩膜；在至少暴露的半导体衬底、所述源电极区和所述漏电极区上形成第二电介质层；刻蚀所述第二电介质层以暴露所述半导体衬底的选定部分，其中所述第二电介质层继续覆盖所述源电极区和所述漏电极区的侧壁；和在所述半导体衬底的所述选定部分上形成第二导电层以定义栅电极区，所述栅电极区位于所述源电极区与所述漏电极区之间并与其绝缘。2. 如权利要求1的方法，其中覆盖所述源电极区与所述漏电极区的所 述侧壁的所述第二电介质层使所述栅电极区与所述源电极区和漏电极区对 准。3. 如权利要求2的方法，其中所述栅电极区还与包括沟道区和栅极区 的有源区对准。4. 如权利要求1的方法，其中所述第一导电层包括多晶硅、耐火金属 或硅化物中的一种。5. 如权利要求1的方法，还包括在形成所述掩膜之前，在所述第一 电介质层上沉积氮化物层。6. 如权利要求l的方法，还包括使第一导电型的掺杂物从所述源电极区扩散到所述半导体衬底中，以 形成源区；和使第二导电型的掺杂物从所述漏电极区扩散到所述半导体衬底中，以 形成漏区。7. 如权利要求1的方法，还包括注入第一导电型的掺杂物以形成沟 道区。8. 如权利要求1的方法，还包括使第二导电型的掺杂物从所述栅电 极区扩散到所述半导体衬底中，以形成栅极区。9. 如权利要求1的方法，还包括刻蚀所述第二电介质层的部分，以 使所述栅电极区的表...
【专利技术属性】
技术研发人员：阿首克库马尔卡泊尔，
申请(专利权)人：帝斯曼方案公司，
类型：发明
国别省市：US[美国]
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