半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法。在半导体衬底上方可形成第一层间介电膜，并且在第一层间介电膜上可形成金属线。在包括金属线的第一层间介电膜上方可形成第二层间介电膜。在第二层间介电膜上可形成光致抗蚀剂图案。光致抗蚀剂图案可包括具有第一组多个开口的高图案密度区，具有第二组多个开口的低图案密度区以及具有第三组多个开口的虚设图案区。使用光致抗蚀剂图案作为掩模，蚀刻第二层间介电膜，可以形成导通孔。本发明专利技术可降低在半导体制造过程中蚀刻速度的差异。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
层间介电膜的干法蚀刻工艺可使用CxHyFz (x、 y、 z为非负整数)作为 基本蚀刻气体，并有时使用氧气(例如02)调整基本蚀刻气体的C与F的 比率(即C/F)。也使用氮气(N2)形成比氧气挥发性弱的蚀刻副产品，使用 氩气(Ar)有助于提供等离子体的稀释、均匀度的改善和经离子化的各向异 性干法刻蚀。然而，导通孔的密度通常小于整个晶片面积的1%。在这种情况下，可 以将由光致抗蚀剂膜产生的碳化合物与在部分具有相对较低导通孔数量的 区段和部分具有相对较高导通孔数量的区段之间的不同蚀刻副产品进行混 合。因此，具有相对较高导通孔密度的部分可提高蚀刻速度，而在具有相对 较高导通孔密度的部分的边缘(在邻近光致抗蚀剂膜覆盖部分的部分中)可 降低蚀刻速度。上述情况的发生是由于在不同的区段，基本蚀刻气体的C与F的比率会 因为注入气体而不同。换句话说，如果存在少量待蚀刻介电膜和存在光致抗 蚀剂膜的小分段(sectionally)区，则C与F的比率降低，以提高蚀刻速度。 然而，如果存在光致抗蚀剂膜的大分段区，则在该区域上的蚀刻速度降低， 以停止蚀刻。结果，在金属线中常常出现开口，并可导致器件中的操作误差。特别地， 当使用C与F的高比率气体(其常用于对底层实现高选择性)时，经常会出现这种现象。例如，使用C4Fs、 CsF8和C6F8的蚀刻常常会在金属线中出现 (exhibit)开口
技术实现思路
本专利技术的实施例提供，能够降低因导通孔的图案 密度而产生的蚀刻速度的差异。在一实施例中， 一种可包括如下步骤在半导体 衬底上形成第一层间介电膜；在第一层间介电膜上形成金属线；在包括金属 线的第一层间介电膜上形成第二层间介电膜；在第二层间介电膜上形成光致 抗蚀剂图案；以及使用光致抗蚀剂图案作为掩模，蚀刻第二层间介电膜，以 形成导通孔和虚设导通孔，导通孔对应高图案密度区和低图案密度区，虚设 导通孔对应虚设图案区。光致抗蚀剂图案可包括具有第一组多个开口的高图 案密度区，具有第二组多个开口的低图案密度区，以及具有第三组多个开口 的虚设图案区；其中，虚设图案区在高图案密度区和低图案密度区之间，并 且，其中第一组多个开口的开口数多于第二组多个开口的开口数。本专利技术可降低在半导体制造过程中蚀刻速度的差异。附图说明图1至图4是示出根据本专利技术实施例的的剖视图。具体实施例方式在下文中，将参照附图详细描述根据实施例的。 当此处使用术语上或上方或其上时，如涉及层、区域、图 案或者结构，应理解为所述的层、区域、图案或者结构可以直接位于另一层 或结构上，或者也可以存在中间的层、区域、图案、或者结构。当此处使用 术语下方或之下时，如涉及层、区域、图案或者结构，应理解为所 述的层、区域、图案或者结构可以直接位于另一层或结构下方，或者也可以 存在中间的层、区域，图案，或结构。图1至图4是示出根据本专利技术实施例的的剖视图。参见图l，可在半导体衬底(未示出)上形成第一层间介电膜IO。该半 导体衬底可包括多种结构，例如晶体管(未示出)、存储单元(未示出)、 和/或电容(未示出)。在第一层间介电膜10上可形成金属线11。在一实施例中，可通过例如镶嵌工艺(damascene process)或光刻和蚀刻工艺,形成金 属线11。第一层间介电膜IO可由本领域公知的任意合适的材料来形成.。例如， 可由以下材料形成第一层间介电膜10:硼磷硅玻璃(BPSG)、磷硅玻璃 (PSG)、等离子体增强正硅酸乙酯(PETEOS)、无掺杂硅玻璃(USG)、 氟硅玻璃(FSG)、旋涂玻璃(SOG)或其任意组合。金属线11可由本领域公知的任意合适的材料来形成，例如铜(Cu)或 铝(Al)。 '可在包括金属线11的第一层间介电膜10上依次形成扩散阻挡膜20和 第二层间介电膜30。扩散阻挡膜20可由本领域公知的任意合适的材料来形成。例如，可由 Ta、 Tan、 TaAlN、 TaSiN、 TaSi2、 Ti、 TiN、 TiSiN、 WN、 Co和CoSi2或其 任意组合来形成20扩散阻挡膜。扩散阻挡膜20可通过堆叠至少两层来形成。 在一实施例中，可形成厚度约为100 A到1500 A的扩散阻挡膜20。在一实 施例中，可省略扩散阻挡膜20。第二层间介电膜30可由本领域公知的任意合适的材料来形成，例如， BPSG、 PSG、 PETEOS、 USG、 FSG、 SOG，或其任意组合。在一实施例中，可由Si02基质形成第二层间介电膜30。 Si02基质可具 有约为1.5到4.5的介电常数。此外，H、 F、 C和/或CH3可部分耦合至Si02 基质材料，还可包括基于C-H键的有机材料(例如，SiLKTM和Flare )。其后，在某些实施例中，在第二层间介电膜30上可形成覆盖层(未示 出)。覆盖层可由本领域公知的任意合适的材料来形成，例如，Si02，SiC、 SiN、 Si3N4、 SiOC、 SiOCH、 SiON，或其任意组合。覆盖层可用作抗反射膜、 后续CMP工艺中的化学机械抛光(CMP)停止层和/或在离子注入中的缓冲件 (buffer)。参见图2，在第二层间介电膜30上可形成光致抗蚀剂膜，并且通过选择 性地曝光和蚀刻光致抗蚀剂膜，可形成光致抗蚀剂图案40。在一实施例中， 在形成光致抗蚀剂膜之前，可应用抗反射膜，在形成覆盖层时，不需要分隔 的(seperate)抗反射膜。用于在第二层间介电膜30中形成导通孔的图案的光致抗蚀剂图案40，6可分为高图案密度区53和低图案密度区51 。高图案密度区53可具有第一组 多个开口43，并且低图案密度区51可具有第二组多个开口41，其中第二组 开口41的数量少于第一组开口43的数量。根据半导体器件的设计，可形成 第一组多个开口 43和第二组多个开口 41。在一实施例中，可在部分具有相应的金属线11的第一层间介电膜10上 方分别形成高图案密度区53和低图案密度区51。即，可以提供用于连接高 图案密度区53处的金属线11和低图案密度区51处金属线11的通路(该通 路在后续步骤中形成)。此外，可在高图案密度区53和低图案密度51之间形成虚设图案区52。 虚设图案区52可具有第三组多个开口 42，并且可在部分不包括金属线11的 第一层间介电膜10上方形成虚设图案52。虚设图案区52可有助于抑制因导 通孔的图案密度而产生的层间介电膜的蚀刻速度的差异。也就是说，虚设图案区52形成为邻近具有第二组多个开口 41的低图案 密度区51，低图案密度区51的开口数相对较少，以有助于蚀刻介电膜和降 低减少光致抗蚀剂膜的分段(sectionally) (area)区，从而解决由于层间介 电膜的蚀刻速度的差异所引起的技术问题。参见图3，使用光致抗蚀剂图案40作为掩模，蚀刻第二层间介电膜30。 在一实施例中，可同时蚀刻扩散阻挡膜20。同样，在具有覆盖层(未示出) 的实施例中，可同时蚀刻该覆盖层。在一实施例中，第二层间介电膜30的蚀刻工艺可使用CxHyFz (x、 y、 z 为非负整数)作为基本蚀刻气体。也可使用包括氧气(02)、氮气(N2)、 氩气(Ar)、或其任意组合的蚀刻气体，其中氧气(02)用于调整基本蚀刻 气体的C与F的比率，氮气(N2)用于形成比氧气挥发性本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括如下步骤：　形成包括金属线的第一层间介电膜；　在包括所述金属线的所述第一层间介电膜上形成第二层间介电膜；　在所述第二层间介电膜上形成光致抗蚀剂图案，其中所述光致抗蚀剂图案包括具有第一组多个开口 的高图案密度区、具有第二组多个开口的低图案密度区、以及具有第三组多个开口的虚设图案区；其中所述虚设图案区位于所述高图案密度区和所述低图案密度区之间；其中具有所述第一组多个开口的开口数多于所述第二组多个开口的开口数；以及，　使用所述光致 抗蚀剂图案作为掩模，蚀刻所述第二层间介电膜，以形成导通孔和虚设导通孔，所述导通孔对应所述高图案密度区和所述低图案密度区，所述虚设导通孔对应所述虚设图案区。

【技术特征摘要】
KR 2007-12-21 10-2007-01358941. 一种半导体器件的制造方法，包括如下步骤形成包括金属线的第一层间介电膜；在包括所述金属线的所述第一层间介电膜上形成第二层间介电膜；在所述第二层间介电膜上形成光致抗蚀剂图案，其中所述光致抗蚀剂图案包括具有第一组多个开口的高图案密度区、具有第二组多个开口的低图案密度区、以及具有第三组多个开口的虚设图案区；其中所述虚设图案区位于所述高图案密度区和所述低图案密度区之间；其中具有所述第一组多个开口的开口数多于所述第二组多个开口的开口数；以及，使用所述光致抗蚀剂图案作为掩模，蚀刻所述第二层间介电膜，以形成导通孔和虚设导通孔，所述导通孔对应所述高图案密度区和所述低图案密度区，所述虚设导通孔对应所述虚设图案区。2. 如权利要求1所述的方法，其中所述导通孔设置为对应所述第一层间 介电膜的金属线区，并且其中所述虚设导通孔设置为对应所述第一层间介电 膜。3. 如权利要求2所述的方法，其中所述金属线通过与所述高图案密度区 和所述低图案密度区对应的所述导通孔而曝露，并且所述第一层间介电膜通 过与所述虚设图案区对应的所述虚设导通孔而曝露。4. 如权利要求l所述的方法，还包括如下步骤 通过在所述导通孔和所述虚设导通孔中掩埋金属材料，形成通路。5. 如权利要求1所述的方法，还包括如下步骤在形成所述第二层间介电膜之前，在包括所述金属线的所述第一层间介 电膜上形成扩散阻挡膜。6. 如权利要求5所述的方法，还包括如下步骤 使用所述光致抗蚀剂图案作为掩模，蚀刻所述扩散阻挡膜。7. 如权利要求5所述的方法，其中所述扩散阻挡膜包括Ta、Tan、TaAlN、 TaSiN、 ...

【专利技术属性】
技术研发人员：柳尚旭，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]