带隙基准启动电路及射频芯片制造技术

本发明专利技术提供了一种带隙基准启动电路，包括带隙基准单元，用于产生基准电压并输出；启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。本发明专利技术还提供一种及射频芯片。与现有技术相比，本发明专利技术的带隙基准启动电路及射频芯片可靠性更好。带隙基准启动电路及射频芯片可靠性更好。带隙基准启动电路及射频芯片可靠性更好。

【技术实现步骤摘要】
带隙基准启动电路及射频芯片


[0001]本专利技术涉及微电子
，尤其涉及一种用于芯片中的带隙基准启动电路及射频芯片。

技术介绍

[0002]带隙基准(Bandgap voltage reference)，简称它为Bandgap。
[0003]Bandgap为所有芯片中的一个基础模块，为电路提供基础基准电压。但Bandgap核心电路自身存在兼并点，导致电路可能处于非期望的状态点上，从而使得电路有可能无法启动，可靠性不佳。
[0004]因此，打破兼并点，让电路处于正常状态尤为重要。

技术实现思路

[0005]针对以上相关技术的不足，本专利技术提出一种可靠性好的带隙基准启动电路及射频芯片。
[0006]为了解决上述技术问题，本专利技术实施例提供了一种带隙基准启动电路，包括：
[0007]带隙基准单元，用于产生基准电压并输出；
[0008]启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。
[0009]优选的，所述带隙基准单元包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻、第一三极管、第二三极管以及运算放大器；
[0010]所述第一晶体管的源极连接至所述第二晶体管的源极，并共同用于连接至电源电压；所述第一晶体管的栅极连接至所述第二晶体管的栅极；所述第一晶体管的漏极经依次串联所述第一电阻和所述第三电阻后连接至所述第一三极管的发射极；
[0011]所述第二晶体管的漏极作为所述带隙基准单元的输出端，并经串联所述第二电阻后连接至所述第二三极管的发射极；
[0012]所述第一三极管的集电极连接至所述第二三极管的集电极，并作为所述带隙基准单元的第一输入端，且所述第一三极管的集电极连接至接地；
[0013]所述第一三极管的基极连接至所述第二三极管的基极并共同连接至接地；
[0014]所述运算放大器的正极输入端连接至所述第一电阻与所述第三电阻之间；所述运算放大器的负极输入端连接至所述第二电阻与所述第二三极管的发射极之间；所述运算放大器的正极输入端作为所述带隙基准单元的第二输入端，并连接至所述第一晶体管的栅极；
[0015]所述启动电路的输入端连接至所述带隙基准单元的输出端，用于接收所述带隙基准单元处于兼并态时输出的低电平电压；所述启动电路的第一输出端连接至所述带隙基准单元的第一输入端，所述启动电路的第二输出端连接至所述带隙基准单元的第二输入端，
用于将所述低电平电压反相以触发所述启动电路输出高电平至所述带隙基准单元，使所述带隙基准单元脱离兼并态并输出高电平。
[0016]优选的，所述启动电路包括反相器和第三晶体管；所述反相器的输入端作为所述启动电路的输入端，所述反相器的输出端连接至所述第三晶体管的栅极；所述第三晶体管的源极作为所述启动电路的第一输出端，所述第三晶体管的漏极作为所述启动电路的第二输出端。
[0017]优选的，所述启动电路还包括串联至所述反相器和所述第三晶体管的栅极之间的缓冲器。
[0018]优选的，所述第一晶体管和所述第二晶体管均为PMOS管。
[0019]优选的，所述第一三极管和所述第二三极管均为BJT管。
[0020]优选的，所述第三晶体管为NMOS管。
[0021]优选的，所述反相器设计为迟滞结构。
[0022]本专利技术实施例还提供一种射频芯片，包括本专利技术实施例提供的上述带隙基准启动电路。
[0023]与现有技术相比，本专利技术的带隙基准启动电路和射频芯片中，通过在带隙基准单元的基础上设计启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时所述带隙基准单元输出的低电平电压反相，以控制触发启动电路工作，并输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。带隙基准启动电路工作过程中，启动电路没有和作为主电路的带隙基准单元相关的静态环路，只有逻辑高低，通过电平控制启动电路的开关，极大减小了启动电路和带隙基准单元构成稳态环路进而形成新的兼并态的风险，从而有效提高了带隙基准启动电路的可靠性。
附图说明
[0024]下面结合附图详细说明本专利技术。通过结合以下附图所作的详细描述，本专利技术的上述或其他方面的内容将变得更清楚和更容易理解。附图中：
[0025]图1为本专利技术实施例提供的带隙基准启动电路的电路结构示意图。
具体实施方式
[0026]下面结合附图详细说明本专利技术的具体实施方式。
[0027]在此记载的具体实施方式/实施例为本专利技术的特定的具体实施方式，用于说明本专利技术的构思，均是解释性和示例性的，不应解释为对本专利技术实施方式及本专利技术范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本专利技术的保护范围之内。
[0028]以下各实施例的说明是参考附加的图式，用以例示本专利技术可用以实施的特定实施例。本专利技术所提到的方向用语，例如上、下、前、后、左、右、内、外、侧面等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。
[0029]请参图1所示，本专利技术实施例提供了一种带隙基准启动电路100，包括：带隙基准单元1和启动电路2。
[0030]带隙基准单元1作为主电路，用于产生基准电压并输出。
[0031]所述启动电路2连接至所述带隙基准单元1的输出端VREF，用于将处于兼并态时的所述带隙基准单元1输出的低电平电压反相，以触发所述启动电路2输出高电平至所述带隙基准单元1，以使所述带隙基准单元1脱离兼并态并输出高电平，从而达到避免带隙基准单元1因自存在的兼并点而无法启动，提高其可靠性。
[0032]本专利技术实施例提供的带隙基准启动电路100，其工作过程中没有和作为主电路的带隙基准单元1相关的静态环路，只有逻辑高低，电平控制启动电路2的开关，极减小了和带隙基准单元成稳态环路进而形成新的兼并态的风险。
[0033]本实施方式中，具体的，所述带隙基准单元1包括第一晶体管P1、第二晶体管P2、第一电阻R1、第二电阻R2、第三电阻R3、第一三极管Q1、第二三极管Q2以及运算放大器OP1；
[0034]所述第一晶体管P1的源极连接至所述第二晶体管P2的源极，并共同用于连接至电源电压VDD；所述第一晶体管P1的栅极连接至所述第二晶体管P2的栅极；所述第一晶体管P1的漏极经依次串联所述第一电阻R1和所述第三电阻R3后连接至所述第一三极管Q1的发射极。
[0035]所述第二晶体管P2的漏极作为所述带隙基准单元1的输出端VREF，并经串联所述第二电阻R2后连接至所述第二三极管Q2的发射极。
[0036]所述第一三极管Q1的集电极连接至本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准启动电路，其特征在于，所述带隙基准启动电路包括：带隙基准单元，用于产生基准电压并输出；启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。2.根据权利要求1所述的带隙基准启动电路，其特征在于，所述带隙基准单元包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻、第一三极管、第二三极管以及运算放大器；所述第一晶体管的源极连接至所述第二晶体管的源极，并共同用于连接至电源电压；所述第一晶体管的栅极连接至所述第二晶体管的栅极；所述第一晶体管的漏极经依次串联所述第一电阻和所述第三电阻后连接至所述第一三极管的发射极；所述第二晶体管的漏极作为所述带隙基准单元的输出端，并经串联所述第二电阻后连接至所述第二三极管的发射极；所述第一三极管的集电极连接至所述第二三极管的集电极，并作为所述带隙基准单元的第一输入端，且所述第一三极管的集电极连接至接地；所述第一三极管的基极连接至所述第二三极管的基极并共同连接至接地；所述运算放大器的正极输入端连接至所述第一电阻与所述第三电阻之间；所述运算放大器的负极输入端连接至所述第二电阻与所述第二三极管的发射极之间；所述运算放大器的正极输入端作为所述带隙基准单元的第二输入端，并连接至所述第一晶体管的栅极；所述启动电路的...

【专利技术属性】
技术研发人员：唐生东，郭嘉帅，
申请(专利权)人：深圳飞骧科技股份有限公司，
类型：发明
国别省市：