半导体组件制造技术

本实用新型专利技术是关于一种半导体组件，其结构包括：一累积模式（ａｃｃｕｍｕｌａｔｉｏｎ　　ｍｏｄｅ）多重闸晶体管，其中上述累积模式多重闸晶体管包括：至少一半导体鳍部，位于一绝缘层上，其中该半导体鳍部分别含有具有第一掺杂类型之一源极、一汲极以及一沟道区；一闸介电层，位于上述沟道区上；以及一多重闸电极，于上述闸介电层上。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种半导体组件，且特别是有关于一种多重闸晶体管，本技术的多重闸晶体管具有设置有源极与漏极的一鳍部(fin)以及扩展至此鳍部的多侧的一闸电极，进而构成具有多个栅极的晶体管。
技术介绍
美国第6,413,802号专利揭露了一种多重闸晶体管(multiple gatetransistor)，其具有包含晶体管的源极与漏极的一鳍部(fin)以及扩展至此鳍部两侧的闸电极以构成晶体管的两栅极。因此，上述专利是揭露了一种含有双重栅极的多重闸晶体管的实例。多重闸晶体管通常具有位于源极与漏极间的一沟道区，以及用以防止由源极流向漏极的漏电流的一阻障。然而，当晶体管的尺寸缩小时，将增加源极/漏极与沟道区间的相互影响而降低了上述对于漏电流的阻障。如此而增加了如漏电流等因素并将导致如短沟道效应等的不期望效应。于单一晶体管中的多重栅极可改善耦合于栅极以及沟道区的电容，并增加了用以控制晶体管的临界电压以及于晶体管处的浮置电压偏压的信道区电位的栅极控制能力以及抑制了短沟道效应。于如美国第6,344,405号专利所揭露的现有晶体管中，沟道区具有第一类型掺质而用于源极与漏极的布植则使用了另一类型掺质。对于N沟道金氧半导体场效应晶体管(N-channel MOSFET)而言，当其源极及漏极为N型掺杂时，其沟道区是P型掺杂。对于P沟道金氧半导体场效应晶体管(P-channelMOSFET)而言，当其源极及漏极为P型掺杂时，其沟道区是N型掺杂。关于将晶体管切换至开启状态的栅极偏压的应用可使得沟道区产生反转，可引起P型沟道区内N型载子(carriers)或电子(electrons)的形成或引起于N型沟道区内P型载子或电子的形成。如此兼具上述P型及N型掺杂类型的晶体管可构成一增强模式晶体管(enhancement mode transistor)。当多重栅极晶体管缩减至较小尺寸时，形成具有互为紧邻且具有不同掺杂类型区域的晶体管的方法越见困难。比方说，对于各边长约为10奈米(nm)且沟道区体积约10-18立方公分以与门沟道长度为10奈米的如此小晶体管沟道区中，其所导入掺质的掺杂浓度等同于10-18/每平方公分。当沟道区为一第一类型掺质而上述掺杂使用另一不同类型的掺质，于沟道区内每一掺质所贡献的如此大掺质浓度将明显地改变沟道区内的掺杂浓度并导致劣化晶体管表现的效应。其中一种效应例如为临界电压的明显降低以及于栅极晶体管处于关闭状态时的相关的高漏电流。
技术实现思路
有鉴于此，本技术的主要目的就是提供一种半导体组件，其包含具有单一掺杂类型的源极、漏极以及沟道区的一多重闸晶体管，如此的晶体管可避免于沟道区内的掺质原子所形成的不期望的大量掺杂浓度。为达上述目的，本技术提供了一种半导体组件，包括一累积模式(accumulation mode)多重闸晶体管，其中上述累积模式多重闸晶体管包括至少一半导体鳍部，位于一绝缘层上，其中该半导体鳍部分别含有具有第一掺杂类型的一源极、一漏极以及一沟道区；一闸介电层，位于上述沟道区上；以及一多重闸电极，于上述闸介电层上。而本技术的半导体组件的制造方法，其步骤则包括提供覆盖有一绝缘层的一半导体基材，于上述绝缘层上设置有具有第一掺杂类型的一半导体鳍部；形成一闸介电层，覆盖于一部分的上述半导体鳍部上；形成一闸电极，覆盖于上述闸介电层；以及形成具有第一掺杂类型的一源极与一漏极，以组成一累积模式多重闸晶体管。附图说明图1是显示本技术的一晶体管的透视情形。图2是显示沿图1中A～A’切线的剖面情形。图3A是显示沿图1中B～B’切线的剖面情形，并图标了一累积模式N信道场效应晶体管。图3B是显示形成于具有如图3A所图示晶体管的同一基材上的一累积模式N信道场效晶体管的剖面情形。图3C是显示形成于具有如图3A所图示晶体管的同一基材上之一加强模式P信道场效晶体管的剖面情形。图4是显示本技术的另一晶体管的透视情形。图5是显示沿图4中A～A’切线的剖面情形。图6A、图6B是显示沿图4中B～B’切线的剖面情形。图7是显示沿图4中C～C’切线的剖面情形。图8是显示本技术的另一晶体管的透视情形。图9是显示本技术的另一晶体管的透视情形。符号说明1～多重闸晶体管； 2～半导体鳍部；3～闸电极；4～基材；5～中间层；6～源极；7～漏极； 8～沟道区；8a～浅沟道区； 8b～深沟道区；9～栅极； 9a～绝缘罩幕； 10～闸介电层；11～延伸栅极；12～间隔物。具体实施方式为了让本技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下于以下叙述中，如“下方的”、“上方的”、“水平的”、“垂直的”、“以上”、“以下”、“上部”、“下部”、“顶部”、“底部”等描述是用以解释相关图示中的定位而非用以描述组件制备或操作的特定方向。而如“耦合于”、“连接于”、“互连于”等关于连结方面的描述除非经由特别的解释，否则是用以解释结构间直接或间接的连接关系。于本技术的图1、图4、图8及图9中分别揭露了一种多重闸晶体管1，其具有一半导体鳍部2以及建构于一电性绝缘的基材4上的经绝缘支撑的一闸电极3，此电性绝缘的基材4具有覆盖于基材4上的一中间层5以电性隔离上述晶体管1与基材4。如图3A、图3B、图3C、图6A及图6B所示，半导体鳍部2含有一源极6、一漏极7以及介于源极6与漏极7间的一绝缘沟道区8。上述经绝缘支撑的闸电极3扩展至半导体鳍部2的多侧上以相对于沟道区8而形成具有多个栅极的晶体管1。而沟道区8则于源极6以及漏极7间沿纵长方向(longitudinal direction)扩展。如图1所示的本技术实施例中，多重闸晶体管1至少包括一第一栅极以及一第二栅极，其是藉由扩展闸电极3至半导体鳍部2的两对称面上并形成于沟道区8的对称侧而构成。一绝缘罩幕9a则覆盖于沟道区8的顶部侧并隔绝了沟道区8与闸电极3的连结。此外，闸电极3覆盖于位于闸电极3与沟道区8之间的一薄闸介电层10上，用以提供介于各栅极9及沟道区8间的半导体载子。如此具有第一栅极以及第二栅极的晶体管1，可视为一双重闸晶体管(double gate transistor)。如此具有双重闸晶体管的场效晶体管(field effect transistor；FET)类型即为一双重闸场效晶体管(doublegate FET)。如图4所示的本技术的另一实施例中，闸电极3具有结构类似于图1中的一第一栅极9以及一第二栅极9。此外，闸电极3更包括了藉由扩展至半导体鳍部2顶部侧而形成的一第三电极9并对着沟道区8的一相对顶面。再者，闸电极3覆盖于位于闸电极3及沟道区8之间的薄闸介电层10上。闸介电层10亦可提供介于第三栅极9与沟道区8之间的半导体载子。如此具有第一栅极、第二栅极以及第三栅极的晶体管1，可视为一三重闸晶体管(triple gate transistor)。如此具有三重栅极的晶体管的场效应晶体管类型即为一三重闸场效晶体管(triple gate FET)。如图8所示的本技术的另一实施例中，闸电极3包括了位于半导体鳍部2之下的延伸栅极11以藉由延长栅极9覆盖于更多部分的沟道区8以增进对于栅极的控制能力。设置于半导体本文档来自技高网...

【技术保护点】
一种半导体组件，其特征是包括：一累积模式多重闸晶体管，其中该累积模式多重闸晶体管包括：至少一半导体鳍部，位于一绝缘层上，其中该半导体鳍部分别含有具有第一掺杂类型的一源极、一漏极以及一沟道区；一闸介电层，位于该沟道区上 ；以及一多重闸电极，于该闸介电层上。

【技术特征摘要】
US 2003-5-9 10/434,6181.一种半导体组件，其特征是包括一累积模式多重闸晶体管，其中该累积模式多重闸晶体管包括至少一半导体鳍部，位于一绝缘层上，其中该半导体鳍部分别含有具有第一掺杂类型的一源极、一漏极以及一沟道区；一闸介电层，位于该沟道区上；以及一多重闸电极，于该闸介电层上。2.根据权利要求1所述的半导体组件，其特征是更包括一增强模式多重闸晶体管，位于该绝缘层上。3.根据权利要求2所述的半导体组件，其特征是该累积模式多重闸晶体管为一N沟道晶体管，而该增强模式多重闸晶体管为一P沟道晶体管。4.根据权利要求2所述的半导体组件，其特征是该累积模式多重闸晶体管为一P沟道晶体管，而该增强模式多重闸晶体管为一N沟道晶体管。5.一种累积模式多重闸晶体管，其特征...

【专利技术属性】
技术研发人员：杨育佳，杨富量，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]