设置在载体上的超大规模集成芯片的设计系统以及由该系统设计的模块技术方案

本发明专利技术中描述了安置在一个载体上的ＶＬＳＩ芯的设计系统以及由此设计的模块。在一个自上而下的设计系统中通过整体地设计芯片和芯片载体的方法可使电气电路整体地、同时地实现最优化。整个逻辑电路被分割成适宜放置在芯片上的分区。芯片放置在载体上时要考虑到使连接线点长度为最短并且能最好提供平行连接线。对应的输入／输出触点被互相一一对应地设置。设计多块芯片时，采取由外到里，从指定Ｉ／Ｏ触点开始。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种包含在超大规模集成(VLSI)半导体芯片上的电子电路的设计系统，上述这些半导体芯片被封装在具有更高的封装水平并且包含必要的连接线的载体媒介中;本专利技术还涉及一个根据上述的设计系统专门设计的模块。直至现在，芯片的设计和携带芯片的封壳的设计是互相独立的。首先进行的是芯片结构设计，只能达到芯片的最优化。芯片设计完成之后才能开始芯片互连媒介(即载体)的设计。上述的载体可以是多芯片模块或电路。这样导致的最终结果是芯片载体上的布线十分复杂。这将引起布线拥挤和布线过长。布线过长还将产生显著的互连延时。这种设计概念对产生最优的芯片和最优的电路卡来说是适当的，但对生产最优的产品(即二者的最优结合来说)来说是远远不够的。要进行VLSI的结构设计，有一种方法是公知的;即采用一种分级的从上到下的设计方法把要置入芯片中的电路分成能被自动设计系统和程序处理的几个分区。欧洲专利申请86117 60/04中就描述了这种方法。根据该方法，芯片上的一切布线连线一开始就被包括在各个不同分区的设计之中，在这些分区中它们与特定分区中的电路受到同样的处理。这样，这些不同的分区可以并行处理。最后建立一个平面布置图，给不同的分区赋予这样的形状，即各个分区能互相紧密贴合，中间不留下任何空间。这个用于VLSI芯处的结构设计的方法侧重于芯片本身的设计。它并不考虑芯片要装入的载体的设计及其与芯片协同工作的毗邻芯片的设计。本专利技术的目的即是提供这样的一个设计系统，该系统从开始就对在一个功能单元中协同工作的和需要比一个芯片多的空间的电子电路进行最优化设计，使得连接线为最短并使得产量达到最优化。本专利技术还有一个目的是提供包括能实现最优组合的最优化芯片和最优化载体的最优化的产品。本设计系统在最初阶段就已以很有利的方式把大规模集成封装结合到设计系统之中，使得芯片边界大致上被消除，各分区的任务亦被减轻。从一开始，芯片及其载体就一起加以总体考虑来包括由电子电路形成的各功能单元。这样，有可能使总连接线的长度缩短，有可能在平行的连接线上通过一开始就结合在设计之中的载体媒介实现一种较宽总线的平行信号传输。根据本专利技术的一个实施例，电子电路中的对时间有重要影响的通路尽可能设置在单独一块芯片上。另外，具有高封装密度的载体媒介(最好是正硅载体(Passive Sillcon Carrier))中为安置在其中的芯片设置有必要的连线。原则上其他载体装置也可以用作芯片的第二等级的载体。在附属的权利要求书中，又叙述了其他一些有利的实施例。根据另一个本专利技术的优选实施例，权利要求7中提供了一个半导体薄膜硅多芯片模块。这一模块的其他实施例包含在与权利要求8-12中。下面，我们将结合附图更详细地描述本专利技术和它的几个不同方面的实施例。附图中，附图说明图1.以俯视图和截面图的形式示意性地示出一块正硅载体上的二块芯片的设置和连接。图2.示意性示出互相毗邻并且其输入/输出信号触点互相一对应连接的二块芯片。图3.是一块其上的分区紧靠赋予它们的相应的输入/输出触点的芯片。图4.芯片的插脚印刷图，其中设有属于芯片的同一部分的接触垫。图5.示意性地示出了根据本专利技术进行大纲性设计时一个多芯片处理器中的数据流在各装置和各分区中的流动。图6.以俯视图示意性地示出了一个正硅载体上的多个互相平行的多芯片处理器的布置以及穿越整块PSC的至连接点线。图1中示出了做在一块载体媒介3上的二块芯片1和2。图1的上半部分用俯视图示出整个布局，而下半部分分则以侧视剖面图的形式示出了其结构。从侧视图中可以看出，芯片1和2是通过焊球4和载体媒介3连接在一起的。图1中所示的载体媒介3是用硅薄膜技术制成的正硅载体(PSC)。PSC大致由一个基底5和设置在其上面的三个金属层M1、M2和M3以及焊接垫(pad)9组成，使用这些焊接垫之后，通过焊球4即可使芯片1和2之间产生连接。金属层M1中设有电源线，其中连线6接至地电位，而连线7则传递电压。电源电压线区域周围用虚线表示的是用于去耦作用的电容。它们可以通过P基底5中的一个n掺杂区域来构成。在第一平面M1(传递着电源线的金属平面1)上方的第二平面M2中设置了一组信号线S2。在平面M2上方的一个第三平面中又设置了一个金属平面M3，其中设有与信号线S2相正交的信号线S3。在这二个平面M2和M3之间设有通路V23，其作用是使二个平面中的某些线连接起来。平面M2中的信号线S2基本互相平街，平面M3中的信号线M3也基本上互相平行并且与平面M2的平行信号线S2互相垂直。从图1上半部的俯视图可以看出，在每一芯片上有互相平行的四行触点垫。它们被安置在各芯片边缘附近的输入/输出端口区域中。芯片1上的最外端一行111至11n和芯片21上的211至21n沿着芯片边缘只构成整个连接垫区的一部分，它们是传送着或者地电位或者电源电压(由负号或正号表示)的电源连线。在每个芯片上，再往里就是芯片1的三条平行的信号垫121至12n，131至13n，和141至14n，和芯片2的三条平行的信号垫221至22n，231至23n和241至24n。从图1中可以看出，信号垫121通过连线21与信号垫221相连，信号垫122通过连线22与信号垫222相连，信号132(比方说)通过连线32与信号垫232相连，而芯片1的信号垫142通过连线42与芯片2的信号垫242相连。另外，电源垫111(比方说)通过连线11与电源垫211相连，电源垫115通过连线15与电源垫215相连。所有这些连线都互相平行，并以最短的路径连接相应的信号垫。为了使连接线(如21、22、32、42等等)的总长度为最短以及提高最终设计成的产品的总体性能而采用本专利技术的设计系统时，完整的电子电路(即系统逻辑或者功能单元)在设计过程中被整体地加以考虑和对待。在本总体设计系统中，整个电路被分割，分区，再设置在不同的半导体芯片上(同时也放置在载体媒介3上)。这种分割、分区和设置最好以由上到下的方法进行，其中上述的多个芯片的每一片及其封壳(亦即设置在载体上的芯片)作为一个整体(也可以说是组合)被最优化。在对某个电路进行总体设计的整个过程中，能在芯片间提供最少根数和最短长度的连接线，并且在芯片间提供提供最少数量的输入/输出触点。另外，只要有可能，就最好把所有对时间有重要决定的通道集中在单独的一块芯片上。本专利技术的总体设计系统的另一个非常重要的特点是相邻芯片的输入/输出排序。不同芯片的相对应的I/O互相一一对应排列。如图1中所示，芯片1的信号垫121和芯片2的信号垫221互相遥相对应。同样，芯片1上的信号垫121至12n与芯片2上的221至22n分别互相对应。同样，芯片1上的131至13n那一行与芯片2上的231至23n一行相互对应，141至14n与241至24n相对应。在图2也示意性地示出了上述特点，图中芯片1X上的数据垫Ao至An与相邻芯片2X上标为Ao至An的数据垫相对应地设置。通过把输入/输出触点排列成一一对应的形式，就能在二个相邻芯片之间实现连接线最短。此外，所有的连接线互相平行地设置在载体3中，如图所示。而且最好使用最靠近芯片的信号平面，即在图示的实施例中平面M3中的信号线S3。这样，就能使相应信号端之间的连接线为最短。本专利技术的总体设计系统的又一重要方面是本文档来自技高网...

【技术保护点】
用于包含在超大规律集成半导体芯片（１、２、１Ｘ、２Ｘ、３Ｘ）中的电气电路的设计系统，上述的半导体芯片被封装在一个具有更高的封装等级、含有必要的连接线（Ｓ１、Ｓ２、Ｖ２３）的载体媒介上，所做的改进的特征在于：为了连接线的点长度实现最优化的缩短，和为了提高总体性能，在设计过程中：ａ）完整的电路被从整体上加以看待和考虑，ｂ）上述电路被分割、分区后安置在不同的半导体芯片上，并且同时放置在上述的载体媒介上，ｃ）在芯片之间提供最少数量和最短长度的连接线，ｄ）在芯片之间提供 最少数量的输入／输出触点Ｉ／Ｏ（１１１至１１ｎ、１２１至１２ｎ、１３１至１３ｎ、１４１至１４ｎ、２１１至２１ｎ、２２２至２２ｎ、２３１至２３ｎ、２４１至２４ｎ）；ｅ）对应的Ｉ／Ｏ（ＡＯ的ＡＯ，Ａｌ与Ａｌ，Ａｎ与Ａｎ，１１１与１２１， １３１与２３１，１４１与２４１）被设置互相一一对应，ｆ）属于某些Ｉ／Ｏ（Ｃｏ至Ｃｎ，Ｄｏ至Ｄｎ，Ｅｏ至Ｅｎ以及与这些Ｉ／Ｏ有关的电路设置该芯片上的分区（５０、６０、７０）中，或者设置尽可能靠近上述这些Ｉ／Ｏ的芯片中，ｇ）在一块芯片内 安置电气电路时要考虑到设置在该芯片的周边区域中的Ｉ／Ｏ，ｈ）上述的芯片被安置在具有更高封装级别的载体媒介上，使得被安置好的芯片之间的连接线以及点连接线为最短。...

【技术特征摘要】
EP 1989-9-15 89117072.21.用于包含在超大规律集成半导体芯片(1、2、1X、2X、3X)中的电气电路的设计系统，上述的半导体芯片被封装在一个具有更高的封装等级、含有必要的连接线(S1、S2、V23)的载体媒介上，所做的改进的特征在于为了连接线的点长度实现最优化的缩短，和为了提高总体性能，在设计过程中a)完整的电路被从整体上加以看待和考虑，b)上述电路被分割、分区后安置在不同的半导体芯片上，并且同时放置在上述的载体媒介上，c)在芯片之间提供最少数量和最短长度的连接线，d)在芯片之间提供最少数量的输入/输出触点I/O(111至11n、121至12n、131至13n、141至14n、211至21n、222至22n、231至23n、241至24n)；e)对应的I/O(AO的AO，Al与Al，An与An，111与121，131与231，141与241)被设置互相一一对应，f)属于某些I/O(Co至Cn，Do至Dn，Eo至En以及与这些I/O有关的电路设置该芯片上的分区(50、60、70)中，或者设置尽可能靠近上述这些I/O的芯片中，g)在一块芯片内安置电气电路时要考虑到设置在该芯片的周边区域中的I/O，h)上述的芯片被安置在具有更高封装级别的载体媒介上，使得被安置好的芯片之间的连接线以及点连接线为最短。2.如权利要求1中所述的设计系统，其特征在于只要可能就把电气电路中对时间很重要的通路设置在单独一片芯片上。3.如权利要求1或2中所述的电气电路，其特征在于，提供一个含有必要的连接线(S2、S3、V23)的正硅载体(3)用作上述的具有更高封装级别的载体媒介，用于在其上安置芯片。4.如权利要求3中所述的设计系统，其特征在于上述的正硅载体(3)用薄膜技术制成，在第一平面(金属层1，M1)中基本含有电源线(6、7)，在第二平面(...

【专利技术属性】
技术研发人员：海尔默特施凯特尔，乌韦舒尔茨，瑞尼尔聪尔克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]