垂直双极型晶体管制造技术

双极型和ＣＭＯＳ晶体管。掩膜、图形制作和注入被一体化以减少复杂性，形成ＰＭＯＳ和ＮＭＯＳ栅极导体和双极型发射极结构的分层多晶硅。多晶硅被重掺杂以形成ＭＯＳ晶体管栅极和另一高杂质浓度的区域，该区域嗣后被扩散至双极型基区。对双极型晶体管的集电极、基极、发射极和ＭＯＳ晶体管的栅极、源极、漏极用横向延伸的接触条带可制作面积小性能高的晶体管。对电极金属化图形对准的要求可降低。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及半导体结构及其制造技术，更具体地说涉及双极型半导体和互补金属氧化物半导体(CMOS)的集成制造工艺。场效应晶体管(FET)技术特别适合于高密度、低功率电路。目前人们对利用场效应晶管技术制作大规模集成电路越来越重视，因为这一技术能够以高得率制造具有复杂逻辑功能的电路和大的存储器。场效应晶体管结构是用P沟道场效应晶体管(PMOS)和N沟道场效应晶体管(NMOS)制作的，PMOS和NMOS晶体管器件结合起来而形成互补金属氧化物半导体(CMOS)电路，它具有比单一类型的器件更为优越的性能。随着电路复杂程度和集成度的增加，场效应晶体管电路的速度会由于容性负载而降低，这一点对场效应晶体管输出器件尤为明显，因为器件必须产生相当的驱动电流至其它电路。一种改善场效应晶体管器件，驱动性能的途径是增加它的导电沟道的宽度，可是，随之而来的缺点是这种器件需要更大的面积，这就妨碍了在一块较小的面积上放入大量器件的能力。另一种改善采用场效应晶体管器件的电路的速度特性的途径是用双极型晶体管作驱动元件，双极型晶体管的特点是具有很高的跨导(互导)，因而对容性负载具有优良的驱动性能可以保证获得高增益和驱动信号的快速上升时间。双极型器件与场效应器件两者的结合能提高电路的速度特性，这是本
的人们熟知的。传统的制作双极型晶体管的基极，发射极和集电极的步骤和制作CMOS器件的源极、漏极和栅极的步骤是不同的。因此在需要把双极型器件和CMOS电路结合起来的时候，就需要分开来用不同的制作步骤来形成双极型器件和CMOS器件。通常，在双极型和CMOS的制作工艺之间很少有共同点(共性)，可以想见，通过这些途径，双极型和CMOS器件结合的各种优点虽然可以实现，但要以具有许多步骤是复杂的制作工艺为代价。当半导体制作工艺以增加制造工序的办法来改进时，产品的得率(成品率)会下降完全在意料之中的。虽然最近的进展已经使双极型和CMOS器件的工艺较为接近，但仍需要有能够使得制造工序和器件更加一体化的更为改进的双极型/CMOS工艺。此外，还需要有同CMOS晶体管电路的设计和制作相兼容的双极型晶体管布局。按照本专利技术，揭示了一种制作双极型和CMOS集成器件的技术，这里所揭示的技术减少或基本上消除了现有制作技术的缺点和不足之处，按照本专利技术，形成MOS晶体管的制作步骤同形成双极型晶体管的步骤相兼容，并与之一体化，从而简化了制作工艺。在形成双极型和CMOS集成器件的实例中，相邻的N-型和P-型隐埋层是在一个半导体基片上形成的，这些隐埋层确定了要形成在上面的半导体池或井的位置。N-型隐埋层减小了垂直NPN双极型晶体管的串连集电极电阻。而且，隐埋层使得亚层(次级)电阻减小，从而有效地减小了相邻的PMOS和NMOS晶体管之间的闩锁现象。在隐埋层上形成一层薄的半导体材料的外延层，并有选择地埋入，以便在P-型隐埋层上形成轻掺杂的P-型池(井)，在N-型隐注层上形成轻掺杂的N-型池(井)。在外延薄层上制作图形，以确定形成双极型、PMOS和NMOS晶体管壕的区域，用沟道堵塞注入和厚的场氧化物把各个壕区域彼此隔开，在壕区域上形成一个包括场效应晶体管的栅极氧化物的二氧化硅薄层，然后，在晶片的整个表面上沉积一层多晶硅薄层，对这一基片进行掩蔽和制作图形以注入双极型晶体管的基极区域，随后，对栅极氧化物薄层和多晶硅薄层进行图形制作，以便在双极型壕中形成一个确定多发射极区域的开孔，复合硅氧化物和多晶硅层中的开孔在已注入过的基极区域内确定NPN双极型晶体管的发射极区域的位置。然后，把较厚的第二层多晶硅沉积在基片的整个表面，并通过注入对多晶硅进行重掺杂，这一第二层多晶硅与先前沉积的覆盖在栅极氧化物上的一层多晶硅相融合。而且，在双极型壕区域，第二层多晶硅接触在发射极接触开孔中的P-型基极注入硅，这里双极型基极区域上面的氧化物薄层已被除去。这类发射极称为嵌套式多发射极。融合的多晶硅从处理后的基片上的这些区域除去，而那些形成CMOS晶体管栅极导线和双极型多晶硅发射极区的区域除外。重掺杂的厚的多晶硅形成相应的NMOS和PMOS晶体管的栅极导线以及双极型晶体管的多发射极结构，然后，在处理后的晶片的整个表面沉积一层硅氧化物，并且非均匀地进行蚀刻以形成一个包围住多晶硅栅极和发射极结构的绝缘的氧化物侧壁层，然后对这一晶片进行图形制作以确定NMOS器件壕区域，并注入N型杂质以形成源极和漏极区域类似地，对这一晶片进行图形制作以确定PMOS和双极型器件的壕区域，并注入P型杂质，由此形成PMOS晶体管的源极和漏极区域，在这一步骤中，同时还在围绕多发射极的双极型壕的周围形成P基型极接触区域。这时，对露出的硅和多晶硅进行清洁处理，以除去任何残余的氧化物，但不包括多晶硅侧壁氧化物层，接着是在晶片上沉积钛，并在氮气氛下进行反应使在钛与硅相接触的区域形成钛的硅化物，在其它地方形成钛的氮化物。对钛的氮化物制作图形和蚀刻以形成局部互连条带，这些条带将把最终的金属化连接至MOS和双极型晶体管的钛的硅化物壕区域，一些MOS和双极型晶体管的导电接触区域是在场氧化物区，而不是壕区域上形成的，接着形成与覆盖在场氧化物上的制成图形的氮化钛条带接触的金属接触。这样，这一金属间接连接到钛的硅化物壕从而连接到场效应以及双极型晶体管。这一工艺技术的优点在于可以制造小面积的晶体管，从而使场效应和双极型晶体管壕区域的电阻和电容减至最小，形成速度较高的场效应和双极型晶体管。然后，通过钝化绝缘层中的图形开孔形成晶体管电极的金属化图形。上述制作工艺也可以用来形成双极型晶体管的壁状发射极结构。在形成这种壁状发射极时，发射极的多晶硅发射极与场氧化物和壕之间的过渡区相接触，N+发射极区在壕的边缘之间延伸或覆盖壕的边缘。下面参照附图对本专利技术最佳实施例所作的更为具体的描述将使本专利技术的其它特点和优点变得更为明显，各图之中，同样的元件、区域或区间用相同的编号表示，其中，附图说明图1～12是一块晶片的截面图，用来表示在形成双极型和CMOS晶体管之前的各个半导体区域的隔离和形成步骤;图13～25说明在相应的半导体区域内双极型和CMOS晶体管的集成制作过程;图26的半导体基片截面图表示图25中双极型和CMOS集成器件的布局和结构;图27和28分别为截面图和俯视图，说明集成双极型器件的布局，其集电极形成在基极和嵌套发射极区附近;图29和30分别为集成嵌套发射极双极型结构的另一种布局的截面图和俯视图，该结构具有相隔较远的连接到双极型晶体管集电极的接线;图31和32分别是集成双极型结构的另一种面局的截面图和俯视图，该结构为双极型晶体管提供了双集电极接触;图33～35是一种具有对称布局的小面积壁状发射极型晶体管的截面图和俯视图;图36是一种具有双叉离位基极接触的对称布局的小面积壁状发射双极型晶体管的截面图;图37和38分别是一种小面积双极型晶体管的截面图和俯视图，该晶体管具有壁状发射极，其布局是不对称的线，布局不对称;图39和40分别是一种壁状发射极型双极型晶体管的截面图和俯视图，该晶体管具有较远的发射极和基极接线，布局不对称;图41和42分别是一种双极型晶体管的截面图和俯视图，该晶体管具有嵌套型发射极，双基极与双集电极接触;图43是按照本专利技术制作的一种横向PNP本文档来自技高网...

【技术保护点】
一种垂直双极型晶体管，包括：一块半导体基片，一个半导体集电极区，一个在所述的基片表面上的集电极区内形成的半导体基区，一个至少覆盖一部分所述的基区的绝缘层，所述的绝缘层具有一个确定下面发射极区的开孔，一个位于所述的基区中并 对准所述的开孔的半导体发射极区，一个覆盖在所述的绝缘层上、通过所述的开孔与所述的发射极区形成接触的多晶硅层，一个与所述的多晶硅发射极层形成硅化物的第一金属导体，一个与所述的基区形成电气接触的第二导电体，与所述的集电极区形成电 气接触的第三导电体。

【技术特征摘要】
【国外来华专利技术】US 1987-1-30 008,9101.一种垂直双极型晶体管，包括一块半导体基片，一个半导体集电极区，一个在所述的基片表面上的集电极区内形成的半导体基区，一个至少覆盖一部分所述的基区的绝缘层，所述的绝缘层具有一个确定下面发射极区的开孔，一个位于所述的基区中并对准所述的开孔的半导体发射极区，一个覆盖在所述的绝缘层上、通过所述的开孔与所述的发射极区形成接触的多晶硅层，一个与所述的多晶硅发射极层形成硅化物的第一金属导体，一个与所述的基区形成电气接触的第二导电体，与所述的集电极区形成电气接触的第三导电体，2.如权利要求1的垂直双极型晶体管，其特征在于所述的第二和第三导电体包括一个与相应的半导体基极和发射极区形成硅化物的导电金属。3.如权利要求2的垂直双极型晶体管，进一步包括用于对所述的晶体管进行横向隔离的厚绝缘体，所述的第二和第三导电体置于一部分所述的厚绝缘体之上。4.如权利要求3的垂...

【专利技术属性】
技术研发人员：拉杰夫让沙夏，托安特兰，
申请(专利权)人：得克萨斯仪器公司，
类型：发明
国别省市：US[美国]