高密度动态随机存取存储单元制造技术

一种存储单元及制造该单元及其阵列的方法，该单元为沟道电容器型，基片的主表面上形成晶体管，在沟槽周围形成电容器。两者由隐埋的重掺杂区连接，该区的导电类型与基片相反。沟槽周围为掺杂存储区，其导电类型与重掺杂区同，沟槽中形成的场板延伸到各单元间的隔离区域并经电介质层与存储区隔离，故可使隔离区域最小，由隐埋的Ｎ＋［＋］层连接晶体管的源极和隐埋的掺杂层，形成的侧壁氮化硅钝化线保护两多晶硅层的层间绝缘区的侧壁。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数字集成电路领域。更具体地说，本专利技术涉及动态随机存取存储器的领域。没有几种电子器件象动态随机存取存储器(DRAM)单元那样受到工程界的广泛注目。最通用的存储单元是一个晶体管一个电容器型。晶体管对流到位线和从位线流出的电流进行控制，该位线与晶体管的漏极相连。通常跨电容器两端的5伏电荷代表“1”而位于电容器两端的零伏电荷则代表“0”。通过使转移晶体管导通和确定存储在电容器上的电荷可从存储单元读出数据。在许多数字装置(如微机)中所得到的复杂应用对存储容量提出了高要求。这就造成了很大的压力要将尽可能多的存储容量封装在一块芯片上。很多工程专家和时间投入了减小存储单元的尺寸的任务以便在一块芯片上可封装更大量的存储单元。一种这类类型的存储单元就是沟槽电容器存储单元。在沟槽电容器存储单元中，在半导体基片的主表面的表面中形成一晶体管。此晶体管控制流到电容器上的电流，此电容器以某种方式形成于蚀刻到基片的主表面之中的沟槽中或该沟槽的周围。通过围绕沟槽形成电容器可在基片的主表面的给定表面区域中得到更大的电容值。在已有技术中，这类存储单元的例子有美国专利4，721，987(专利技术人为巴格莱(Baglee)等，受让人为本申请人，批准日为1988年1月26日)，美国专利4，225，945(专利技术人为柯(Kuo)，受让人为本申请人，批准日为1980年9月30日)及日本特开昭51-130178(专利技术人索那米(Sunami)，1976年12月11日公开)。沟槽电容器存储单元确实大大减小了存储单元的表面积。但这些类型的存储单元引入了复杂性从而使产量降低和生产成本提高。此外，虽然因使用已有技术的沟槽晶体管构思而使存储单元本身体积缩小，但存储单元间的隔离区域仍占用较大的表面面积。本专利技术所述的实施例提供一种存储单元及一种制造该存储单元的方法。该存储单元是沟槽电容器型，它具有在基片的主表面的表面上形成的晶体管和在基片中围绕沟槽的周边形成的电容器。由隐埋的其导电类型与基片相反的重掺杂区域使电容器与晶体管相连。与隐埋掺杂区域具有同样掺杂类型的掺杂存储区域围绕着沟槽。在沟槽中形成场板，并由电介质与存储区域隔开。场板延伸到存储单元之间的隔离区域上，从而可使用最小的表面面积为各存储单元之间提供了隔离。有一二氧化硅环以便当经过隐埋的N+层蚀刻沟槽时保护隐埋的N+层。使用自对准工艺以形成通路门控晶体管的源极和漏极，且由隐埋的N+层在晶体管的源极和隐埋掺杂层之间实现自动连接。并形成侧壁氮化硅钝化线以保护第一多晶硅层和第二多晶硅层之间的层间绝缘区的侧壁。形成此单元的方法相对来说较为简单，因为此法尽可能多地使用自对准方法以提供一小的单元并使用不复杂的工艺过程以便使因工艺过程变动而引起的产量损失降到最低程度。制造存储单元的方法的一实施例包含以下的步骤在基片中形成沟槽;使上述沟槽的壁掺杂;形成第一绝缘层;形成第一导电层;在上述第一导电层和上述第一绝缘层中形成开口，因而使上述基片的表面暴露，上述开口与上述沟槽相邻;在上述基片上的上述开口中形成第二绝缘层;形成第二导电层并在其上形成图形以便提供覆盖上述第二开口中的部分上述第二绝缘层的门极;及将掺杂原子引入到在上述开口的下方和未被上述门极覆盖处的上述基片部分。附图说明图1为图示本专利技术的一实施例的工作的动态随机存取存储单元阵列的示意图;图2为本专利技术的一实施例的平面图;图3为沿图2截面AA的剖视图;图4A至4H为表示制造图3的实施例所需要的加工步骤的剖视图。图1为表示本专利技术的一实施例的电气特性的电气示意图。图2是表示组成本专利技术的一实施例的四个单元的布局的平面视图。图3为图2中所示的实施例的一存储单元沿截面AA的剖视图。图4A至4H为制造图3所示的存储器单元期间各步骤的剖视图。图1的示意图表示安排在一个阵列中的四个存储单元5-1至5-4的布局。图1的阵列特别适用于在折叠的(folded)位线布置中起作用。在折叠的位线布置中例如字线3-1至3-4的字线与在每个其他列中的存储单元的通路晶体管1-1-1至2-2-2的门极相连。这允许连接读出放大器，即读出放大器的比较电路的一输入端连接到位线(如位线4-1)，而读出放大器的另一比较器输入则可连到相邻的位线(如位线4-2)。在工作时，当将高电压信号放在字线(如字线3-3)上时，通路晶体管1-1-2导通，因而将电容器2-1-2连到位线4-1。在另一方面，加到字线3-3上的信号不会使任何通路门控晶体管将存储电容器连到位线4-2上。这样，位线4-2可以用作读出放大器的平衡负载来精确地平衡位线4-1的特性。通常的作法是与预充电的电路及假存储单元一起在两位线之间提供很精确的负载控制。如一写入信号加在位线4-1上，则该信号被存储在电容器2-1-2上，且使加在字线3-3上的信号变到逻辑零以便完成将加在位线4-1上的信号存储到电容器2-1-2上。图2是图1所示的实施例的平面图。图上的虚线指示存储单元5-1至5-4在图2的平面图中的位置。在图2中指明了存储单元5-2的晶体管1-1-2和电容器2-1-2。在接触孔8处使晶体管1-1-2的漏极与位线4-1相接触。晶体管1-1-2的门极是字线3-3的一部分。其号码与图1中的号码相对应的元器件可实现在图1的示意图中所指出的功能。图3是沿图2的截面AA所取的存储单元5-2的示意侧视图。作为字线3-3的一部分的门极13控制漏极区12和源极区14之间的电流。漏极区12和源极区14的导电类型与基片16的类型相反。在所描述的实施例中，基片16是P型，而漏极12和源极14为N+型。又，在所述的实施例中，基片16是晶体硅半导体基片。位线4-1经接触孔18与漏极12相连。在漏极区12的表面所形成的硅化钛层20有助于导电性及接触的完善。在源极区14的表面上所形成的硅化钛层22也起完善导电性的作用。电荷存储在掺杂成N+型的存储区24中。由N+区域26将源极区14和存储区24连通。此外，厚的二氧化硅区域28可使在N+区域26和存储区24之间的拐角处的容性耦合减小，以减小在这两个区域之间的拐角处的高的场泄漏效应。场板(field plate)30及存储区24再加上电介质层32形成存储单元5-2的存储电容器2-1-2。在用于形成一部分电介质层32的氧化步骤期间形成厚的二氧化硅区域28。由电介质层32将场板30和存储区24隔开。场板30还提供各相邻的存储元件之间的隔离作用，这是由电介质34两端进入基片16的电场隔离效应引起的。例如电介质34可以是二氧化硅层。场板30与所选择的电位相连以提供适当的隔离电平。二氧化硅层36在场板30及字线3-4之间起隔离作用。侧壁氮化物层38可提高层间绝缘层36的完整性，并使场板30和源极区14之间的隔离程度提高。侧壁二氧化硅区域40可使字线3-3与源极区14和漏极区12的隔离程度提高。此外，侧壁二氧化硅层40有助于硅化钛层20和22、漏极区12和源极区14的制作。图4A-4H为表示用以制作图3的存储单元5-2的加工步骤的剖视图。图4A至4H所示的工艺过程从图4A中所示的P型基片16开始。在氧气环境中用900℃的温度进行热氧化约20分钟以在基片16的表面上形成厚度约400 的二氧化硅层电介质34。使用能量约100千电子伏及浓度约为2×10本文档来自技高网...

【技术保护点】
一种器件，其特征包括：在基片中形成的沟槽；在上述基片沟槽的壁上和在上述基片上形成的上述器件和其他器件之间的上述基片区域中的基片的表面上形成的第一绝缘层；在上述第一绝缘层上形成的场传导层（ｆｉｅｌｄｃｏｎｄｕｃｔｉｖｅｌａｙｅｒ） ；上述基片上形成的漏极区域，上述漏极区域由一沟道区域与邻近上述场传导层的上述基片部分隔开；在邻近上述沟道区域的基片上形成的门极绝缘层；在上述门极绝缘层上形成的门极。

【技术特征摘要】
US 1989-5-14 366,8011.一种器件，其特征包括在基片中形成的沟槽；在上述基片沟槽的壁上和在上述基片上形成的上述器件和其他器件之间的上述基片区域中的基片的表面上形成的第一绝缘层；在上述第一绝缘层上形成的场传导层(fieldconductivelayer)；上述基片上形成的漏极区域，上述漏极区域由一沟道区域与邻近上述场传导层的上述基片部分隔开；在邻近上述沟道区域的基片上形成的门极绝缘层；在上述门极绝缘层上形成的门极。2.如权利要求1所述的器件，其特征在于上述沟槽是正矩形圆筒沟槽。3.如权利要求1所述的器件，其特征在于上述第一绝缘层由二氧化硅构成。4.如权利要求1所述的器件，其特征在于上述第一绝缘层包括二氧化硅、氮化硅和二氧化硅的三层结构。5.如权利要求1所述的器件，其特征在于还包含重掺杂区域，该区域的导电类型与上述基片相反，且该区域是在上述基片的表面上围绕上述沟槽形成的。6.如权利要求1所述的器件，其特征在于上述场传导层由多晶硅构成。7.如权利要求1所述的器件，其特征在于还包含在电气上与上述漏极区域相连的位线。8.如权利要求1所述的器件，其特征在于还包含在电气上与上述门极相连的字线。9.如权利要求1所述的器件，其特征在于上述门极绝缘层由二氧化硅构成。10.一种器件，其特征包含在半导体基片中形成的具有第一导电类型的沟槽;在围绕上述沟槽的上述基片中具有第二导电类型的第一掺杂区域，其中上述沟槽与上述基片的主表面相交;围绕上述沟槽的其余部分的上述基片中具有上述第二导电类型的第二掺杂区域;在上述沟槽的表面上以及在上述基片的所述器件与其它器件之间需要隔离的区域的主表面上形成的第一绝缘层;在上述第一绝缘层上形成的第一导电层;在上述基片主表面中形成的第三掺杂区域，上述第三掺杂区域由沟道区域与上述第一掺杂区...

【专利技术属性】
技术研发人员：马萨阿基耶雪罗，西杰基莫雷纳加，克拉伦斯王兴登，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]