非易失性半导体存储器制造技术

本发明专利技术提供一种具有自动功能的非易失性半导体存储器，可提高对不能从外部控制其动作的存储器内的缺陷的检测率。其测试模式控制部分２９在测试模式时根据外部供给的设定信号生成检验信号ＦＶＯＫ、ＦＶＮＧ并且这些检验信号控制逻辑电路２７。因此，可以把控制部分２４供给的检验信号强制性地设定为所需状态。由于和检验电路２１的检验信号无关地设定复做次数，故可跟踪构成控制部分２４和计数器２５的所有电路，因而可以确切地检测出内在的缺陷。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及例如内藏自动地执行数据写入和擦除这种自动功能的快速EEPROM(电可擦除可编程只读存储器)等非易失性半导体存储器。近来，快速EEPROM(以下称之为快速存储器)以磁盘装置的代替品或存储卡的概念得到了人们积极的开发。这种快速存储器由设于装有快速存储器的装置中的处理器进行控制。因此，为了减轻处理器的负担，在快速存储器内大多内藏自动功能。这种自动功能是在快速存储器的内部产生数据写入和擦除的顺序并自动地执行这些动作的功能。例如，当处理器把事先规定好的写入和擦除指令供给快速存储器时，快速存储器就根据此指令的内容而动作，并把表示工作结果是否已正常结束的状态信号送往处理器。这样一来，由于处理器把指令送往快速存储器之后，只需等待快速存储器送来状态信号并对此状态信号的值进行判断，故处理得以简化。而且，还具有可以进行细微控制的优点，因为快速存储器不依赖于处理器的动作。图5示出了设于快速存储器中的自动功能的程序。快速存储器首先分析由处理器供给的指令(ST1)。这一指令的内容，比如说是把数据写入到指定的地址中去时，快速存储器或者锁存地址或数据，或者执行设定编程电压的设定动作(ST2)。此后，在把表示快速存储器处于动作状态的忙信号送往处理器的同时，计数器清零(ST3)。接下来，把作为写入脉冲信号的编程电压提供给指定的存储单元，在比如说10μs的期间执行程序。与此同时，上述计数器增1(ST4)。当此程序一结束，就从存储单元中读出已写入的数据进行检验(ST5)。当检验结果表明数据已正确写入时，表示正常结束的状态信号置位(ST6)，而忙信号被复位(ST7)。另一方面，当检验的结果表明数据未正确写入时，就再一次对由同一地址所指定的存储单元写入同一数据并再次进行检验。这种再次写入和检验，即复算，最多可执行25次(ST8)，在25次以内检验的结果不合格时，表示正常结束的状态信号不置位，仅忙信号复位(ST7)。快速存储器送出的状态信号已置位时，处理器就可以判断写入动作已正常结束。在状态信号未置位时，处理器就判定写入动作失败了。然而，为除去这种半导体存储器的内在缺陷，在制作完毕之后要进行各种检查。和快速存储器相比，除了快速存储器之外的半导体存储器的控制电路的构成简单。因此，通过用各种图形对存储器的所有地址进行写入、读出，可以使几乎全部晶体管活性化，能够检查出存在于存储器中的缺陷。因而，缺陷的检出率接近100％。但具有上述自动功能的快速存储器，在快速存储器的内部具有用于执行各种动作的复杂的控制电路。并且，自动功能是按照事先设定在快速存储器内的顺序进行写入和擦除等动作的，而且程序执行完毕之后检验结果的正常与否受存储单元的特性所左右。因而，难于使整个电路活性化，缺陷检出率低。例如如图6所示，在位于对复算(复做)次数进行计数的计数器25的最后一级处的触发电路25a的输出端存在着用电阻表示的缺陷DEF1的时候，或者在第1次的写入动作正常结束时在使状态信号置位的控制电路24a的输入级存在着用电阻表示的缺陷DET2时，根据存储单元特性将难于检测出这些缺陷DEF1、DEF2。就是说，在反复进行16次复算时，从位于计数器25的最后一级的触发电路25a将输出低电率的信号。但是，由于在触发电路25a的输出端存在着缺陷DEF1，计数器25在第9次的复算时N＝25成立，编程的顺序就结束了。因而，在全部存储单元比如说用一次的编程就正常结束写入的性能良好的存储器时，不能检测出缺陷DEF1，而在具有进行9次以上复算的存储单元时则可以检测出缺陷DEF1来。另一方面，连接于控制电路24a的输入端的与门电路24b，在从检验电路21输出表示与写入正常的高电平信号的同时，从计数器25输出表示第1次写入的信号的情况下，输出高电平信号使控制电路24b动作。因而，若存在着用第1次写入就可进行正常写入的存储单元，就可以检测出这种缺陷DEF2。但是，在存储单元特性不好、不论哪一存储单元的写入都要复做5—6次的情况下，就不可能检测出缺陷DEF2。如上所述，现有技术的具有自动功能的快速存储器不能从外部控制动作，而且，编程后的检验结果是否正常受到存储单元特性左右，故难于确切检测出存在于存储器内部的缺陷。此外，如上述那样，在含有缺陷DEF1且所有存储单元可用很少的复做次数编程时，可以说该快速存储器满足了初期的功能。但是，随着时间的推移，使存储器的特性劣化、使复做次数变多时，就有可能因缺陷DEF1而产生不合格，故人们期望把含有这种缺陷的存储器清除掉。本专利技术就是为解决上述课题而提出的，其目的是要提供一种非易失性半导体存储器。这种半导体存储器具有自动功能，且可提高对不能从外部控制其动作的存储器内存在的缺陷的检测率。为了解决上述课题，本专利技术的非易失性半导体存储器具备①把数据写入非易失性存储单元的装置；②擦除已写入上述非易失性存储单元中去的数据的擦除装置；③对用上述写入装置写入的数据及用擦除装置擦除的数据进行检验，并输出表示数据的写入或擦除是否已正常进行的检验信号的检验装置；④控制装置，用于根据从上述检验装置输出的检验信号控制写入装置或擦除装置；⑤计数装置，它连接于上述控制装置，并对用上述写入装置进行的数据写入次数或者用擦除装置进行擦除的次数进行计数；⑥变更装置，它连接在上述控制装置和检验装置相互之间，并在测试模式时，强制性地变更从上述检验装置输出的检验信号。就是说，在本专利技术中，变更装置在测试模式时，强制性地变更从检验装置输出的检验信号并供给于控制装置。这样，由于控制装置要根据这种被变更了的检验信号来执行写入或擦除，故可以设定写入或擦除的复做次数而和从检验装置输出的检验信号无关。因而，由于可无一遗漏地追踪构成控制装置和计数装置的电路，故可以检测出存在于这些电路内的缺陷。下面结合附图描述本专利技术。附图说明图1是电路构成图，它给出了本专利技术的一个实施例。图2是电路图，它具体地画出了示于图1的测试模式控制部分的电路图。图3的电路图画出了示于图1的控制部分和计数器的一个例子。图4是时序图，用于说明图1到图3的动作。图5是一流程图，用于说明快速存储器的编程动作。图6的电路图给出了现有技术的控制电路和计数器的一个例子。实施例以下，参照附图对本专利技术的实施例进行说明。在图1中，在快速存储器11的内部设有地址总线ADB和数据总线DTB。在此地址总线ADB上连接有行地址译码器(RDC)12、列地址译码器(CDC)13和源译码器(SDC)14。这些行地址译码器12、列地址译码器13和源译码器14分别连接到存储单元阵列(MCA)15上去。在此存储单元阵列15上布有EEPROM单元，同时设有(没有画出)选择这些EEPROM单元的多条字线、位线和源线等等，构成了例如NOR型的存储单元阵列。上述字线、位线和源线分别由行地址译码器12、列地址译码器13和源译码器14进行选择。上述列地址译码器13连接于上述数据总线DTB上并由此数据总线DTB把所需的数据供给列地址译码器13。此外，上述列地址译码器13通过读出放大器(S/A)16、17以及第1输出控制部分18被连接到上述数据总线DTB上去。在数据读出时，由上述存储单元阵列14读出的数据被读出放大器16、17放大并通过第1输出控制部分18供给到数据总线DTB。行地址译本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，其特征在于包括： 写入装置，用于向非易失性存储单元写入数据； 擦除装置，用于擦除已写入上述非易失性存储单元中的数据； 检验装置，用于检验用上述写入装置写入的数据和用擦除装置擦除的数据，并输出表示数据的写入或擦除是否正常进行完毕的检验信号； 控制装置，用于根据从上述检验装置输出的检验信号对写入装置或擦除装置进行控制； 计数装置，它连于上述控制装置上，并对用上述写入装置进行的写入次数或用上述擦除装置进行的擦除次数计数； 变更装置，它连接在上述控制装置和检验装置互相之间，在测试模式时，强制性地变更由上述检验装置输出的检验信号。

【技术特征摘要】
JP 1994-4-27 089495/941.一种非易失性半导体存储器，其特征在于包括写入装置，用于向非易失性存储单元写入数据；擦除装置，用于擦除已写入上述非易失性存储单元中的数据；检验装置，用于检验用上述写入装置写入的数据和用擦除装置擦除的数据，并输出表示数据的写入或擦除是否正常进行完毕的检验信号；控制装置，用于根据从上述检验装置输出的检验信号对写入装置或擦除装置进行控制；计数装置，它连于上述控制装置上，并对用上述写入装置进行的写入次数或用上述擦除装置进行的擦除次数计数；变更装置，它连接在上述控制装置和检验装置互相之间，在测试模式时，强制性地变更由上述检验装置输出的检验信号。2.如权利要求1所述的非易失性半导体存储器，其特征在于上述变更装置具有生成装置...

【专利技术属性】
技术研发人员：山崎昭浩，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]