半导体集成电路器件制造技术

在半导体衬底基片上方形成的势阱区域上方，形成有外延层，外延层含有的杂质浓度比势阱区域中含有的杂质浓度低。ＭＯＳ场效应晶体管被安装在外延层上。场绝缘薄膜在深度走向上延伸到与势阱区域接触。ＭＯＳ场效应晶体管具有在外延层内形成的源／漏区域以在源和漏之间形成穿通阻塞。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路器件及其制造技术。更详细地说，本专利技术涉及含有在半导体衬底基片上方形成外延层的半导体集成电路器件以及适用于制造半导体集成电路器件的工艺程序的一种有效方法。有一种被改进了的制造半导体集成电路器件的工艺方法，在这种工艺方法中在抛光成镜面的半导体衬底基片上方形成和预定的半导体集成电路元件组成的外延层(半导体单晶层)。这是因为外延层的形成提供极好的效果改善软差错(soft-error)电阻和锁定(latch-up)电阻；在外延层上形成栅极隔离薄膜，大大减少其缺陷密度能改善其击穿特性。例如在1991年8月10日应用物理学会出版的”AppliedPhysics Vol60 Edit8”的761页到763页上揭示了具有这种外延层的半导体集成电路器件。这本刊物描写这样结构的半导体集成电路器件，在P+(或n+)型半导体衬底上方形成含有的P(或n)型杂质浓度比半导体衬底的P(或n)型杂质浓度低的外延层，在其内和称为势阱的半导体区域组成外延层，在其上装有MOSFET(金属氧化物半导体场效应晶体管)或其他类似的元件。顺便说说，由于这种情况的势阱是用从外延层表面扩散杂质的方法形成的因此造成外延层的杂质浓度表面较高，内部较低的分布。例如另一本刊物是日本专利公开Laid-Open NO260832/1989揭示一种在p型半导体衬底上方形成p型外延层的结构，这样形成的势阱从外延层的表面延伸到半导体衬底的上部。这本刊物进一步揭示形成势阱的工艺在半导体衬底中掺入形成势阱的杂质；接着在半导体衬底基片上方生长外延层，同时在半导体衬底基片的上面部分里扩散势阱形成杂质。顺便一说，这种情况的杂质浓度分布成山状曲线，其峰值浓度在外延层和半导体衬底基片的交界处，即在外延层表面一边是低的杂质浓度，在外延层和半导体衬底基片的交界处是高的杂质浓度，而在半导体衬底基片内是低的杂质浓度。虽然我们了解了上述的工艺方法但存在下列问题。第一问题是容易造成元件特性不稳定。根据前面提到的工艺方法，由于元件在势阱里形成，热阱里的杂质将使如阀值电压或衬底效应之类的元件特性不稳定。第二个问题是为了消除元件特征不稳定，势阱的杂质浓度必须严格而精密地设定，因此势阱的形成很难控制。第三个问题是设计半导体集成电路器件的电路很困难。具体地说，例如根据这种工艺方法由于元件在势阱内形成，增加了在MOS场效应晶体管中阈值电压和衬底效应的不稳定，造成半导体集成电路器件的电路设计困难。第四个问题是妨碍半导体集成电路器件的高速运作的改进。具体地说，在扩散层或MOS场效应晶体管的漏极区的接线线路的结电容增加到负载电容。对于结构越小的元件这个问题就越严重。具体地说，如果元件的物理尺寸按恒定系数K(K＜1)减小，沟道中杂质浓度将增大K倍引起载流于迁移率减小，归因于杂质的散射和在半导体衬底上源/漏半导体区域每单位面积结电容增加。第五个问题是为了形成势阱要求在高温下作长周期的热处理。具体地说，例如为了增大击穿电压(或穿通电压)阻止电流从MOS场效应晶体管的漏极流到半导体衬底，必须增大杂质浓度或者加深势阱。因为根据前面所述元件特性的观点，势阱的杂质浓度不能做得这么高所以采用加深势阱。这样，为了形成势阱就要求在高温下作长周期的热处理。本专利技术的一个目的是提供一种能够改善元件特性的设定精确度的工艺方法。本专利技术的一个目的是提供一种能够便于控制势阱形成的工艺方法。本专利技术的一个目的是提供一种能够便于半导体集成电路器件的电路设计的工艺方法。本专利技术的一个目的是提供一种能够改善半导体集成电路器件的运作速度的技术。本专利技术的一个目的是提供一种能够缩短势阱形成周期的工艺方法。本专利技术的一个目的是提供一种能够生长具有极好可结晶性的外延层的工艺方法。本专利技术的一个目的是提供一种改进外延层中杂质浓度设定精确度的工艺方法。根据附图所作下面的描述，本专利技术的上述和其他的目的以及新颖的特点将变得更明显。在这里所揭示的本专利技术的典型特征将在下面作简单概述。具体地说，根据本专利技术提供的半导体集成电路器件的特点在半导体集成电路器件中为了形成PN结，含有预定导电类型的第一杂质的第一区域在半导体衬底基片上方形成；在半导体集成电路器件中在半导体衬底基片上方形成的外延层含有的杂质浓度低于第一区域的杂质浓度；以及在半导体集成电路器件中外延层内形成的元件隔离部分不超出在半导体衬底上方的元件隔离区域，末端部分在PN结上终止。此外，在本专利技术的半导体集成电路器件中，由延伸至半导体衬底基片的上部分的一个沟道形成了的元件隔离部分。此外，在本专利技术的半导体集成电路器件中在沟道表面上用热氧化法形成绝缘薄膜。此外，在本专利技术的半导体集成电路器件中MIS(金属绝缘层半导体)场效应晶体管在外延层内形成，作穿通阻塞用的第八区域掺自与外延层杂质导电类型相同的杂质，其杂质浓度比外延层原来的杂质浓度高，第八区域在外延层中预先设定的深度位置上形成。此外，在本专利技术的半导体集成电路器件中，在外延层内的作附装在电源电路和构成半导体集成电路的输入电路中的静电保护电路用的元件形成区域内的外延层，其杂质浓度设定在等于或高于第一区域的杂质浓度。此外，在本专利技术的半导体集成电路器件中，在外延层内的在存储单元形成区域内的外延层，其杂质浓度比作内部电路用的元件形成区域内的外延层杂质浓度高。此外，在本专利技术的半导体集成电路器件中，在外延层内的存储单元形成区域内的外延层其杂质浓度设定在低于除与数据线连接有关的区域外的半导体区域的杂质浓度，高于在元件形成区域中作内部电路的外延层的杂质浓度。从另一方面说，根据本专利技术，制造半导体集成电路器件的工艺包含下面(a)到(e)步骤(a)在生成外延层之前，半导体衬底基片用第一种杂质掺杂的步骤；(b)在生成外延层之前，半导体衬底基片用第二种杂质掺杂的步骤；(c)在掺有第一种杂质和第二种杂质的半导体衬底基片主平面上方生成外延层的步骤；(d)在外延层的表面上形成封顶薄膜的步骤；以及(e)使带有封顶薄膜的半导体衬底基片经热扩散处理形成第一区域和第二区域的步骤。此外，按本专利技术，制造半导体集成电路器件的工艺包含下面(a’)到(f’)步骤(a’)在生成外延层之前半导体衬底基片用第一种杂质掺杂的步骤；(b’)在生成外延层之前，半导体衬底基片用第二种杂质掺杂的步骤；(c’)在掺入第一种杂质和第二种杂质的步骤之后和生成外延层之前，为了补救损伤使半导体衬底基片经受热处理的步骤；(d’)在经热处理损伤修复的半导体衬底基片的主平面上方生成外延层的步骤；(e’)在外延层的外表面上形成封顶薄膜的步骤；以及(f’)使已带有封顶薄膜的半导体衬底基片经热扩散处理，形成第一区域和第二区域的步骤。根据上面所述的本专利技术的半导体集成电路器件，MOS场效应晶体管的栅极绝缘薄膜是在属半导体单晶层的外延层上形成，因此绝缘薄膜能有极好的薄膜质量，以改善其击穿电压。在重掺杂的第一区域和第二区域上生成的轻掺杂外延层与预定的元件同时形成。因此，元件能具有精确的设定特性，而不受第一区域、第二区域和半导体衬底基片中杂质的影响以致能改善元件特性的设定精确度。此外，根据本专利技术的半导体集成电路器件，预定的元件(例如MOS场效应晶体管)是在轻掺杂外层内形成以致能够改善栅极绝缘薄膜的击穿电压和能够减小形成预定元件的半导体区域本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包含：在半导体衬底基片上形成第一半导体区域；在上述的半导体衬底基片和上述的第一半导区域上形成外延层；在上述的外延层内形成的并延伸到上述第一半导体区域的元件隔离绝缘薄膜；在上述的外延层上形成ＭＩＳ场效应 晶体管的栅绝缘薄膜；在上述的栅绝缘薄膜上形成上述的ＭＩＳ场效应晶体管的栅极；在上述的外延层内形成一对第二半导体区域以构成上述的ＭＩＳ场效应晶体管的源／漏区；其中上述的外延层具有的厚度大于上述的第二半导体区域的深度，和其中上述 的外延层具有的杂质浓度低于上述的第一半导体区域的杂质浓度；和第三半导体区域在上述的外延层内的预定深度的位置上形成，具有的导电类型与上述的第二半导体区域的导电类型相反而杂质浓度高于上述的外延层的杂质浓度；其中上述的第三半导体区域是在比 上述的第二半导体区域浅的位置上形成以致和上述的第二半导体区域接触。

【技术特征摘要】
JP 1994-12-7 304018/94;JP 1995-4-7 82315/951.一种半导体集成电路器件，包含在半导体衬底基片上形成第一半导体区域；在上述的半导体衬底基片和上述的第一半导区域上形成外延层；在上述的外延层内形成的并延伸到上述第一半导体区域的元件隔离绝缘薄膜；在上述的外延层上形成MIS场效应晶体管的栅绝缘薄膜；在上述的栅绝缘薄膜上形成上述的MIS场效应晶体管的栅极；在上述的外延层内形成一对第二半导休区域以构成上述的MIS场效应晶体管的源/漏区；其中上述的外延层具有的厚度大于上述的第二半导体区域的深度，和其中上述的外延层具有的杂质浓度低于上述的第一半导体区域的杂质浓度；和第三半导体区域在上述的外延层内的预定深度的位置上形成，具有的导电类型与上述的第二半导体区域的导电类型相反而杂质浓度高于上述的外延层的杂质浓度；其中上述的第三半导体区域是在比上述的第二半导体区域浅的位置上形成以致和上述的第二半导体区域接触。2.根据权利要求1的半导体集成电路器件，其中上述的第二半导体区域包括重掺杂区域或被安置在上述的重掺杂区域内的轻掺杂区域以构成LDD结构。3.根据权利要求2的半导体集成电路器件，其中上述的第三半导体区域在比上述的MIS场效应晶体管内的成对第二半导体区域浅的位置上具有最高浓度部分。4.根据权利要求1的半导体集成电路器件，进一步包括含有用于形成PN结的预定导电类型的第一杂质的第四半导体区域；和在上述的半导体衬底基片上方形成的含有杂质的外延层，杂质浓度低于上述的第四半导体区域的浓度，其中上述的第一半导体区域含有与上述的第二杂质相同导电类型的杂质并与上述的第四半导体区域形成邻接，和其中使上述的元件隔离绝缘薄膜的形成到达上述的第四半导体区域以致上述的PN结终止在上述的元件隔离绝缘薄膜的底部。5.根据权利要求4的半导体集成电路器件，其中上述的元件隔离绝缘薄膜在沟道内形成，沟道延伸到上述的半导体衬底基片的上部。6.根据权利要求5的半导体集成电路器件，其中上述的元件隔离绝缘薄膜包括用热氧化法在上述的沟道表面上形成的绝缘薄膜。7.根据权利要求4的半导体集成电路器件，其中关于所说的外延层，附加在电源电路和附加在构成半导体集成电路的输入电路上的静电保护电路的元件形成区域里的外延层，其杂质浓度设定在等于或高于上述的第一半导体区域的杂质浓度。8.根据权利要求4的半导体集成电路器件，其中构成模拟电路。9.根据权利要求4的半导体集成电路器件，其中关于所说的外延层，存储单元形成区域中的这个外延层，其杂质浓度设定在高于用作内部电路的元件形成区域里的外延层的杂质浓度。10.根据权利要求4的半导体集成电路器件，其中关于所述的外延层，存储单元形成区域中的外延层，其杂质浓度，在该半导体区域下面而不是与数据线路连接的半导体区域，设定在高于作内部电路用的元件形成区域里的外延层的杂质浓度。11.根据权利要求9的半导体集成电路器件，其中上述的存储单元是一种动态随机存取存储器的存储单元、一种静态随机存取存储器的存储单元或是只读存储器的存储单元。12.根据权利要求4的半导体集成电路器件，其中上述的外延层装有动态随机存取存储器的存储单元，和其中在用作源/漏的半导体区域下面被连接在传送MOS场效应晶体管和电容器之间构成上述存储单元的外延层，其杂质浓度设定值高于在用作源/漏的半导体区域下面的被连接在上述的传送MOS场效应晶体管和数据线路之间的外延层的杂质浓度。13.根据权利要求4的半导体集成电路器件，其中上述的外延层装有静态随机存取存储器的存储单元，和其中在用作源/漏的半导体区域下面被连接在传送MOS场效应晶体管和驱动MOS场效应晶体管之间的构成上述的存储单元的外延层，其杂质浓度设定值高于在用作源/漏的半导体区域下面...

【专利技术属性】
技术研发人员：铃木範夫，清田省吾，久保征治，奥山幸祐，白须辰美，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]