双极型晶体管及其制造方法技术

双极型晶体管，包括收集区、集电区中的基区和在基区内的发射区。导电体的一部分位于双极型晶体管的基区宽度之上。使发射区自对准于导电体构成的某部分，最好使发射区扩散进入基区，以便减少基区宽度而不依赖于在基区和导电体构成的该部分之间的非常精确的对准。导电体构成的该部分用于耗尽双极型晶体管的基区宽度的一部分。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般来说涉及半导体器件，特别是。许多高压双极型晶体管是纵向器件，其中收集极是在半导体衬底的一个表面上，其中发射极和基极是在半导体衬底的另一个相对的表面上。该半导体衬底的厚度一般大于约10微米，以便在收集极和发射极之间提供充分的实际间距。大的实际间距增加了收集极至发射极的击穿电压并使纵向双极型晶体管能用于高压的应用领域。但是，大的实际间距也增加了收集极电阻，这使纵向双极型晶体管的驱动能力和速度下降。其他高压双极型晶体管是横向器件，该器件中收集极、发射极和基极接触在半导体衬底的同一侧面上。但是，横向双极型晶体管一般具有长的基区长度和在基区与下面的半导体衬底之间的大的寄生电容。由于这些缺点，横向双极型晶体管的速度和增益被降低。因此，对双极型晶体管来说存在下述的要求小的寄生电阻和电容；适合于高速应用和能将高电压和高功率技术统一起来。附图说明图1、2和3说明了按照本专利技术的和在制造期间的双极型晶体管的一个实施例的局部截面图；和图4描述了按照本专利技术的双极型晶体管的另一个实施例的局部截面图。现在转到附图进行详细描述，图1说明了一个双极型晶体管10的局部截面图。晶体管10在半导体层12的一个表面22上制造。其中层12覆盖于衬底11之上。晶体管10是集成电路30的一部分，该集成电路30能有选择地包含金属-氧化物-半导体场效应晶体管(MOSFET)31。MOSFET 31可在层12的一个不同部分35内制造。因而，该集成电路30可以是双极互补型金属-氧化物-半导体(BiCMOS)电路。层12的一个部分用作或形成晶体管10的收集区13。收集区13具有第一种导电类型和具有适当的掺杂水平，以便使收集区13的寄生电阻为最小。为了减少制造晶体管10所需的工艺步骤，最好在衬底11上淀积或生长层12期间对层12进行掺杂。这样，层12和收集区13最好具有基本上相同的掺杂水平，以便省去用于对收集区13进行掺杂的附加的工艺步骤。作为一个例子，层12和收集区13可以是厚度大于约3微米的轻掺杂n型硅同质外延层。在该例子中，层12可通过应用本领域的专业人员熟知的外延生长技术在衬底11上生长。掺杂区36可应用本领域熟知的注入或扩散技术在层12的部分35中形成。区域36可形成MOSFET31的阱结构，当层12是第一导电类型时，区36可具有与第一导电类型不同的第二导电类型。例如，如层12是n型的，那么区36可以是p型的。现在用图2继续说明，在图2中描述了后续工艺之后的晶体管10和电路30的局部截面图。不用说，在各图中相同的参照号表示相同的元件。在图2中，在层12的表面22上设置或形成电绝缘体15，在表面22和绝缘体15上设置或形成导电体16。然后，应用本领域熟知的刻蚀技术，将导体16和绝缘体15形成为18和32部分中的图形。由导体16和绝缘体15构成的部分18覆盖于收集区13的一部分上，由导体16和绝缘体15构成的部分32覆盖于掺杂区36的一部分上。在形成部分18和32之后，在层12的收集区13内形成基区14，该基区14位于收集区13内。基区14具有第二导电类型，并与部分18自对准。可将基区14注入到层12内或扩散到层12内，使基区14的一部分位于部分18之下，其原因在下面说明。作为一个例子，基区14可形成为具有小于约300Ω/□的薄层电阻，也可具有进入层12的小于2微米的深度。在晶体管10中，因为晶体管10不是纵向双极型晶体管，故基区14的深度和层12的厚度不限制收集区电阻。而晶体管10是横向双极型晶体管，其中基区、收集区和发射区电极(未示出)都在层12的同一表面上。这样，基区14的深度可以比常规的双极型晶体管的深度浅，使得基区14的掺杂水平可高于常规双极型晶体管的掺杂水平。随着基区14中的掺杂水平的提高，晶体管10的基区电阻可减少，但不会对集电极电阻造成不利影响。再有，随着基区电阻的减少，晶体管10与现有技术相比更适合于高速应用。将导体16构成的部分18电耦合到基区14和收集区13以增强晶体管10的工作，如以下将要讨论的那样。但是，为了晶体管10的正确工作，导体16应不直接与层12接触，以防止在基区14与收集区13之间发生短路。因而，绝缘体15位于层12与导体16之间，以防止上述的电短路。最好也将绝缘体15和导体16分别用作集成电路30的栅绝缘层和栅电极。在本优选实施例中，导体16和绝缘体15构成的部分32分别形成MOSFET 31的多晶栅电极和二氧化硅栅绝缘层。因此，因为导体16和绝缘体15可用于MOSFET 31和晶体管10两者，故制造集成电路30所需的制造步骤的数目可进一步减少。作为一个例子，绝缘体15可以是厚度为小于约500埃的热生长二氧化硅层，导体16可以是厚度为大于约1000埃的化学汽相淀积的多晶硅层。现在参照图3，在附加的工艺之后描述晶体管10和电路30的局部截面图。基极接触区19、发射区20和收集极接触区21位于层12内。作为一个例子，基极接触区19、发射区20和收集极接触区21可使用离子注入和退火技术或扩散技术来形成。在层12的表面22上设置第一掩模层(未示出)以便有选择地在层12的基区14中形成发射区20和有选择地在层12的收集区13中形成收集极接触区21。发射区20和收集极接触区21具有第一导电类型和高于收集区13的掺杂浓度。发射区20和收集极接触区21最好使用单个掩模层同时形成，以便减少制造晶体管10所需的制造步骤的数目。再有，发射区20和收集极接触区21最好与导体16和绝缘体15构成的部分18自对准，以便简化晶体管10的制造。通过使发射区20和收集极接触区21两者自对准于部分18，在发射区20和收集极接触区21之间的距离不受光刻技术的分辨率所限制。例如，虽然光刻限制可能会对用于形成部分18的刻蚀掩模(未示出)的特征尺寸有限制，但可对刻蚀掩模进行底切，使得部分18被过刻蚀，从而使其小于上面覆盖的刻蚀掩模。现在，随着部分18小于光刻的分辨率，使发射区20和收集极接触区21自对准于部分18，以便在发射区20和收集极接触区21之间具有小的距离。这样，与现有技术相比，可减少发射区20和收集极接触区21之间的距离，并通过减少发射极至收集极的间隔，使收集极的寄生电阻比现有技术减少。再有，晶体管10的速度可比现有技术增加。作为一个例子，在发射区20和收集极接触区21之间的距离可小于2微米。同样可以理解，第一掩模层也可用于与发射区20和收集极接触区21一起同时形成MOSFET 31的源区33和漏区34，以便减少制造电路30所需的制造步骤的数目。在除去第一掩模层之后，然后可在表面22上设置第二掩模层，以便有选择地在层12的基区14中形成基极接触区19，其中基极接触区19具有第二导电类型和具有高于基区14的掺杂浓度。用于形成发射区20和收集极接触区21的技术也可用于形成基极接触区19。本领域的专业人员将了解到，可在形成发射区20和收集极接触区21之前形成基极接触区19。晶体管10具有形成于和位于基区14的第一部分内的基区宽度23，该部分位于发射区20和收集极接触区21之间和位于部分18之下。基区宽度23沿基本上平行于层12的表面22的方向延伸。较小的基区宽度23可改善晶体管10的高速性能。因而，为了使基区宽度达到最小，本文档来自技高网...

【技术保护点】
一种双极型晶体管，其特征在于包括： 半导体层； 在该半导体层中的收集区，该收集区具有第一导电类型； 具有第二导电类型的、位于该收集区内的基区，该基区具有一个基区宽度； 不与该半导体层直接接触的导电体，该导电体覆盖于该基区宽度和收集区的一部分之上；以及 具有第一导电类型的、位于基区内的发射区，基区宽度位于发射区和收集区之间。

【技术特征摘要】
US 1996-5-1 6413931.一种双极型晶体管，其特征在于包括半导体层；在该半导体层中的收集区，该收集区具有第一导电类型；具有第二导电类型的、位于该收集区内的基区，该基区具有一个基区宽度；不与该半导体层直接接触的导电体，该导电体覆盖于该基区宽度和收集区的一部分之上；以及具有第一导电类型的、位于基区内的发射区，基区宽度位于发射区和收集区之间。2.根据权利要求1的双极型晶体管，其中基区和发射区自对准于该导电体。3.根据权利要求1的双极型晶体管，其中基区宽度小于约1.5微米。4.根据权利要求1的双极型晶体管，其特征还在于包括在半导体层和导电体之间的电绝缘体，其中收集区和半导体层具有基本上类似的掺杂水平。5.根据权利要求4的双极型晶体管，其特征在于还包括在收集区中的收集极接触区和在半导体层与导电体之间的场氧化区，其中场氧化区邻近于电绝缘体，其中收集极接触区自对准于场氧化区，其中发射区和基区自对准于导电体和电绝缘体。6.根据权利要求1的双...

【专利技术属性】
技术研发人员：曹汉亚音译，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]