具有定时电路的静态半导体存储器制造技术

在静态半导体存储器件中，字解码器与多个字线相连，对地址信号进行解码，以选择多条字线中的一条。电阻负载型存储单元（１０）被连接到所述的被选字线上。电阻负载型存储单元包括两对负载电阻和ＭＯＳ晶体管，并且这两对器件连接成触发器。字线电压提升电路（１２）被连接到字解码器，用来根据提升控制信号，将被选字线电压提升到高于电源电压的电压电平。定时器电路（１１）包括与两对器件之一的与负载电阻一样的电阻和与两对器件之一的ＭＯＳ晶体管一样的晶体管。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般来说涉及半导体器件技术，更具体地说是在静态半导体存储器件中，在预定的时间内将字线电压升高的技术。近来，对于便携式器件，例如象便携式电话的需求迅速增长，并且因此静态半导体存储器件(以下称为“SRAM”)被广泛地用于这种便携式器件用来存储数据。这是由于便携式器件一般都是由内部的电池来供电的，并且SRAM具有这样的优点，即在便携式器件非工作状态下，数据存储所需的功耗低。因此，SRAM适于长时间地工作。这样，为了使电池供电的便携式器件工作的时间更长，特别要求SRAM能够工作在更低的激励电压下以及具有更小的电流消耗。要实现在待机方式下减小SRAM的电流消耗所要求的低功耗SRAM，需要所熟知的由P沟道晶体管和N沟道晶体管所组成的全CMOS型SRAM，以及TFT(薄膜晶体管)型SRAM。然而，在全CMOS型SRAM中，由于同时使用了P沟道晶体管和N沟道晶体管，芯片尺寸增加。同样，在TFT型SRAM中，使用高阻负载型存储单元的SRAM，进一步增加了多晶硅层制造步骤。因此，全CMOS型SRAM和TFT型SRAM所需的制造成本更高。在存储容量大约为1兆位的SRAM器件中，一般使用高阻负载型单元。另外，增加高阻多晶硅层的阻值，使得尽可能地降低流经高阻负载单元的数据保持电流。同时，对于降低激励电压的要求，SRAM器件的读/写操作要实现低电压。另外，为了用比正常激励电压(例如，列在说明书上的2伏)更低的电压保持写入数据，在待机状态下使用数据保持方式。这样，被写入数据能够得到保证。这样，在非工作状态下的SRAM器件的功耗能够被降低。上述传统SRAM器件的电路结构，例如在日本公开专利申请(JP-A-Showa63-28992)和日本公开专利申请(JP-A-Heisei3-156795)中有所描述。下面将参考由附图说明图1A所示的电路方框图和由图1B所示的存储部分的电路结构，说明SRAM器件的电路结构。图1A显示一种使用高阻负载存储单元10的SRAM器件的电路结构，其中(m×n)高阻负载型存储单元10由“m”个多晶硅所做的字线WL1，WL2，...和“n”位数字线对DG1和CDG1，DG2和CDG2，...来激励。字解码器13输入地址信号A0到An以及控制信号21，以便选择字线WL1，WL2...中的一个。同时，控制信号21被缓冲逻辑电路19放大，被放大的的控制信号21被送给伪字线DWL1。来自这个伪字线DWL1的信号经过字线电压激励电路12被送到字解码器13。每一个高阻负载型存储单元均与对应的字线WL1，WL2，...中的一个相连接。同样，每一个高阻负载型的存储单元10均与对应的位线对DG1，CDG1；DG2，CDG2；...相连接。如图1B所示，每一个这种高阻负载型存储单元10均包括激励MOS晶体管QD1，QD2存储单元，和存储单元的转换晶体管QT1，QT2以及负载电阻R。图2，3A，3B，4A和4B显示了用于说明高阻负载型存储单元10工作的波形图。图2显示当存储单元10的工作状态由实际使用状态变为数据保持状态，并由数据保持状态变为实际使用状态时，高阻负载型存储单元10的工作波形图。图3A和3B显示了在T秒内(即在说明书(catalog)中所述和如图2所示的时间内)，存储单元10的工作状态由数据保持状态变为实际使用状态后，当进行数据读操作时，高阻负载型存储单元10的内部工作波形图。图4A和图4B显示了当照射了α射线后，高阻负载型存储单元10中数据保持节点“a”和“b”的工作波形图。现在参考图2，将说明当存储单元10在实际使用状态和数据保持状态之间变化时，高阻负载型存储单元10的数据保持节点“a”和“b”的工作。由于在数据保持状态字线的电位是地电位，所以当存储单元的电压在实际使用状态的电压VCC和数据保持状态的电压VDR之间变化时，高电位侧输出节点“a”的电位将按照时间常数变化，它是根据高阻元件R和节点“a”的负载电容来确定的。现在假设存储单元10从数据保持状态变化到实际使用状态。同时，假设根据地址信号A0到An所选择的字线WL1的电位在经过说明书(catalog)中所描述的时间T之后变为升高的字线电压，然后进行读操作。现在将参考图3A更加详细地说明在这样情况下，当字线电位不再被升高的工作情况。并且将参考图3B更加详细地说明当字线电位继续升高时的工作情况。如图3A所示，当字线电位不再升高的情况下，传输晶体管QT1不会变为导通状态，这样使得结点“a”的电位无变化。这是因为在实际使用状态中结点“a”和电源电压VCC之间的电位差低于传输晶体管QT1的阈值电压。相反，由于传输晶体管QT2变为导通状态，已经被存储在位线CDG1负载上的电荷将流到结点“b”。这时，由于结点“a”电位为低，所以使用结点“a”的电位作为栅极电位的激励MOS晶体管QD2的电流能力低。这样，结点“b”的电位被抬高。因此，激励晶体管QD1被变为导通状态，使得在结点“a”和结点“b”之间没有电位差。通过在高阻负载型存储单元10内使用的激励晶体管的电流能力的微小的变化，结点“a”和结点“b”的电位被反相。结果，单元数据将被撤消。然而，如图3B所示，在字线电位被升高到比传输晶体管QT1的阈值电压更高的提升电压VBB的情况下，传输晶体管QT1和QT2都将变为导通状态。这样，电荷将从位线流到结点“a”和结点“b”。结果，结点“a”的电位将被升高。甚至当电荷从位线流到结点“b”时，激励MOS晶体管QD2栅极电位也变为高，使得结点“b”的电位不再升高。结果，被写入高阻负载型存储单元10的数据能够被读出，而不会在电气上破坏这些被写入的数据。在具有上述低电流消耗工作方式以及数据保持方式的1兆位SRAM器件中，利用增加高阻负载型存储单元10内高阻多晶硅层的电阻值来实现低电流消耗工作。在这种情况下，当存储单元10的工作状态由2伏电压的数据保持方式变为2.7伏低工作电压的实际使用状态时，需要长时间周期，直到该高阻负载型存储单元10的高电位侧输出电位被增加到实际使用状态的电源电压为止。这是因为经过高阻抗负载电阻施加高电位侧的输出电位。目前在批量生产中所制造的1兆位SRAM内部所形成的高阻抗负载电阻一般其电阻值为10兆兆欧姆，假设在待机状态所消耗的电流被选择为1毫微安培的量级。在另一方面，SRAM的芯片尺寸正逐年减小。同时，存储单元高阻负载电阻的掩模图案也在减小。同样，根据多晶硅层内部磷离子的剂量所确定的高阻负载电阻的电阻值在8到18兆兆欧姆范围内变化。这里，假设存储单元激励晶体管漏极的扩散层电容被选择在1.3毫微微法(fF)的量级，并且另一存储单元触发器的激励晶体管的栅极电容被选择在1.3fF量级。在这种情况下，到达漏极结点，从数据保持状态的电压上升到实际使用状态的电源电源电压，电位上升所需的时间周期将为(1.3×10-15+1.3×10-15)×(8到18×1012)＝21至47毫秒。在另一方面，在说明书中所描述的等待时间周期一般被选择为大约5毫秒。因此，在这种高阻负载型存储单元10的高电位侧输出电位被升高到供电电源电位所需的电位上升时间周期之前要完成读操作。现在，SRAM器件正试图以低的成本来制造，并且由于这一原因，如上所述，SRAM器件的芯片尺寸被减小。同本文档来自技高网...

【技术保护点】
一种静态半导体存储器件，其特征在于包括：与多个字线相连接的字解码器，用来将地址信号解码以选择多条字线中的一条；与所述被选字线相连的电阻负载型存储单元（１０），其中所述电阻负载型存储单元包括两对负载电阻（Ｒ）和ＭＯＳ晶体管（ＱＤ１或Ｑ Ｄ２），所述两对连接形成触发器；与所述字解码器连接的字线电压提升电路（１２），用来响应提升控制信号而将所述被选字线电压提升到比电源电压高的电压；定时器电路，该电路包括：与所述两对器件中一对的负载晶体管一样的晶体管，以及与所述两对器件 中所述ＭＯＳ晶体管一样的ＭＯＳ晶体管，用来响应启动控制信号而产生预定时间周期的提升控制信号，以触发所述字线电压提升电路。

【技术特征摘要】
JP 1997-2-27 44040/971.一种静态半导体存储器件，其特征在于包括与多个字线相连接的字解码器，用来将地址信号解码以选择多条字线中的一条；与所述被选字线相连的电阻负载型存储单元(10)，其中所述电阻负载型存储单元包括两对负载电阻(R)和MOS晶体管(QD1或QD2)，所述两对连接形成触发器；与所述字解码器连接的字线电压提升电路(12)，用来响应提升控制信号而将所述被选字线电压提升到比电源电压高的电压；定时器电路，该电路包括与所述两对器件中一对的负载晶体管一样的晶体管，以及与所述两对器件中所述MOS晶体管一样的MOS晶体管，用来响应启动控制信号而产生预定时间周期的提升控制信号，以触发所述字线电压提升电路。2.根据权利要求1的静态半导体存储器件，其特征在于所述存储器件包括多个所述的存储单元(10)；为某些所述若干电阻负载型存储单元设置多个定时器电路(11a，...，11n)，其中所述若干所述定时器中的每一个响应启动控制信号而产生各自的预定时间周期的提升控制信号；逻辑产生电路(18)，用来根据来自每一个所述若干电阻负载型存储单元的提升控制信号而产生完全提升控制信号。3.根据权利要求1的静态半导体存储器件，其特征在于所述定时器电路包括比较电路部分(Q1，Q2，Q5)，用来比较与所述负载电阻一样的所述电阻(R1)的一端的电压和参考电阻(R2)一端的电压，与所述负载电阻一样的所述电阻的另外一端与第一电压相连，而所述参考电阻的另外一端连接到比所述第一电压低的第二电压，以及所述参考电阻的阻值比与所述负载电阻一样的所述电阻的阻值要小。4.根据权利要求3的静态半导体存储器件，其特征在于所述比较电路部分包括一对N沟道晶体管(Q1，Q2)和与作为恒流源的N沟道晶体管对相连的另一个N沟道晶体管(Q5)，以及N沟道晶体管中的一个是与所述MOS晶体管的中的一个一样的所述MOS晶体管，并且所述一个N沟道晶体管的栅极连接到与所述负载电阻一样的所述电阻。5.根据权利要求4的静态半导体存储器件，其特征在于所述定时器电路包括所述比较电路部分；输出电路部分(Q6，Q7，17)，用来根据所述比较电路部分的比较结果输出提升控制信号；输出控制电路部分(Q3，Q4)，用来响应启动控制信号而控制所述比较电路部分和所述输出电路部分之间的连接。6.根据权利要求5的静态半导体存储器件，其特征在于所述输出电路部分包括电流反射电路。7.根据权利要求5的静态半导体存储器件，其特征在于所述存储器件包括若干组所述比较电路部分和所述输出控制电路部分，为所述若干电阻负载存储单元中的某些存储单元设置所述组。8.根据权利要求1的静态半导体存储器件，其特征在于所述定时电路包括第一N沟道晶体管(Q5)，其...

【专利技术属性】
技术研发人员：稻叶秀雄，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]