一种屏蔽栅沟槽MOSFET及其制作方法技术

本发明专利技术提供一种屏蔽栅沟槽MOSFET及其制作方法，提供衬底，其表面形成有外延层；采用光刻刻蚀工艺在外延层中形成沟槽；在沟槽的底部表面和侧面形成底部介质层，底部介质层未将沟槽完全填充而在沟槽的中央区域形成间隙区；进行多晶硅淀积将沟槽中的间隙区完全填充；对多晶硅进行回刻形成屏蔽栅；对沟槽中的底部介质层进行刻蚀，刻蚀后底部介质层的顶部高度低于屏蔽栅的顶部高度；形成覆盖沟槽的介质隔离层，介质隔离层的介电常数小于3.9；对介质隔离层进行回刻形成顶部沟槽；在顶部沟槽的侧壁上形成栅介质层，并填充多晶硅形成多晶硅栅。本发明专利技术通过减小介质隔离层的介电常数来减小屏蔽栅MOSFET的栅源电容，从而进一步达到降低屏蔽栅MOSFET开关损耗的目的。蔽栅MOSFET开关损耗的目的。蔽栅MOSFET开关损耗的目的。

【技术实现步骤摘要】
一种屏蔽栅沟槽MOSFET及其制作方法


[0001]本专利技术涉及半导体制造
，具体涉及一种屏蔽栅沟槽MOSFET及其制作方法。

技术介绍

[0002]屏蔽栅沟槽MOSFET(Shield
‑
Gate Trench MOSFET，简称SGT MOS)在中低压(12V
‑
250V)范围内被广泛地应用，具有重要的市场价值，由于其器件的集成度较高，导通电阻较低，具有较低的栅
‑
漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率半导体领域。
[0003]MOSFET最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。屏蔽栅沟槽MOSFET的输出电容为栅漏电容CGD和栅源电容CGS之和：COSS＝CGD+CGS。较大的输出电容会引起瞬态响应下较长的关断时间，引起较高的开关损耗，因此输出电容成为了限制器件工作频率和开关损耗的主要因素之一，须设法减小SGT MOSFET的输出电容COSS。
[0004]在现有的屏蔽栅沟槽MOSFET结构中，多晶硅栅与屏蔽栅之间的介质隔离层通常采用SiO2，SiO2的介电常数为3.9，介质隔离层介电常数大小直接关系到多晶硅栅与屏蔽栅间电容大小，也即栅源电容CGS，介质隔离层介电常数变小，栅源电容也会变小。

技术实现思路

[0005]有鉴于此，本专利技术提供一种屏蔽栅沟槽MOSFET及其制作方法，用以减小屏蔽栅MOSFET的栅源电容，降低屏蔽栅沟槽MOSFET的开关损耗。
[0006]本专利技术提供一种屏蔽栅沟槽MOSFET的制作方法，至少包括以下步骤：
[0007]步骤一、提供衬底，所述衬表面形成有外延层；
[0008]步骤二、采用光刻刻蚀工艺在所述外延层中形成沟槽；
[0009]步骤三、在所述沟槽的底部表面和侧面形成底部介质层，所述底部介质层未将所述沟槽完全填充而在所述沟槽的中央区域形成间隙区；
[0010]步骤四、进行多晶硅淀积将所述沟槽中的间隙区完全填充；
[0011]步骤五、对所述多晶硅进行回刻形成屏蔽栅；
[0012]步骤六、对所述沟槽中的所述底部介质层进行刻蚀，刻蚀后所述底部介质层的顶部高度低于所述屏蔽栅的顶部高度；
[0013]步骤七、形成覆盖所述沟槽的介质隔离层，所述介质隔离层的介电常数小于3.9；
[0014]步骤八、对所述介质隔离层进行回刻蚀，形成顶部沟槽；
[0015]步骤九、在所述顶部沟槽的侧壁上形成栅介质层，并在所述顶部沟槽中填充多晶硅形成多晶硅栅。
[0016]优选地，屏蔽栅沟槽MOSTET为N型器件，第一导电类型为N型，第二导电类型为P型，所述衬底为N型掺杂。
[0017]优选地，屏蔽栅沟槽MOSTET为P型器件，第一导电类型为P型，第二导电类型为N型，
所述衬底为P型掺杂。
[0018]优选地，步骤一中所述衬底为硅衬底。
[0019]优选地，步骤三中所述底部介质层为氧化层。
[0020]优选地，步骤七中所述介质隔离层包括碳掺杂的氧化硅。
[0021]优选地，所述碳掺杂的氧化硅的形成方法包括：采用化学气相沉积法在生长氧化硅过程中引入甲基。
[0022]优选地，步骤八中回刻蚀的所述介质隔离层不超过所述屏蔽栅的顶部。
[0023]本专利技术还提供一种屏蔽栅沟槽MOSFET，至少包括：
[0024]衬底；
[0025]形成于所述衬底表面的外延层；
[0026]形成于所述外延层中的沟槽；
[0027]形成于所述沟槽中的屏蔽栅；
[0028]形成于所述屏蔽栅侧壁及底部紧贴所述沟槽内壁的底部介质层，所述屏蔽栅的顶部高度高于所述底部介质层顶部的高度；
[0029]形成于所述屏蔽栅顶部和所述底部介质层顶部的介质隔离层，所述介质隔离层的介电常数小于3.9；以及
[0030]形成于所述沟槽中且位于所述介质隔离层上方的多晶硅栅，所述多晶硅栅侧壁设有栅介质层。
[0031]本专利技术屏蔽栅与多晶硅栅间的介质隔离层采用介电常数小于3.9的介质，相比现有技术采用氧化硅，具有更小的介电常数，可有效减小多晶硅栅与屏蔽栅间电容之间的电容，进一步减小屏蔽栅MOSFET的开关损耗。
附图说明
[0032]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其它目的、特征和优点将更为清楚，在附图中：
[0033]图1显示为本专利技术实施例屏蔽栅沟槽MOSFET的制作方法的流程图；
[0034]图2A
‑
图2H显示为本专利技术实施例屏蔽栅沟槽MOSFET的制作方法各步骤中的器件结构示意图。
具体实施方式
[0035]以下基于实施例对本专利技术进行描述，但是本专利技术并不仅仅限于这些实施例。在下文对本专利技术的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本专利技术。为了避免混淆本专利技术的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
[0036]此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
[0037]除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
[0038]在本专利技术的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不
能理解为指示或暗示相对重要性。此外，在本专利技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0039]如图1所示，是本专利技术实施例屏蔽栅沟槽MOSFET的制作方法的流程图；如图2A至图2G所示，是本专利技术实施例屏蔽栅沟槽MOSFET的制作方法各步骤中的器件结构示意图；本专利技术实施例屏蔽栅沟槽MOSFET的制作方法包括如下步骤：
[0040]步骤一、提供衬底1，所述衬底1表面形成有外延层2。
[0041]本专利技术实施例中，屏蔽栅沟槽MOSTET器件为N型器件，第一导电类型为N型，第二导电类型为P型，所述衬底为N型掺杂；屏蔽栅沟槽MOSTET器件为P型器件，第一导电类型为P型，第二导电类型为N型，所述衬底为P型掺杂。衬底1为硅衬底，具有第一导电类型重掺杂，外延层2具有第一导电类型轻掺杂。
[0042]步骤二、如图2A所示，采用光刻刻蚀工艺在所述外延层2中形成沟槽4。
[0043]沟槽4为深沟槽，采用硬掩膜层进行定义。所述沟槽4形成于所述外延层2中。沟槽栅MOSFET包括多个周期交替排列的MOSFET单元结构，本步骤中形成的所述沟槽4包括交替排列的多个，每一个所述沟槽4和一个所述MOSFET单元结构相对应。
[0044]步骤三、如图2B所示，在所述沟槽4的底部表面和侧面形成底部介质层5，所述底部介质层5未将所述沟槽完全填充而在所述沟槽的中央区域形成间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽MOSFET的制作方法，其特征在于，至少包括以下步骤：步骤一、提供衬底，所述衬底表面形成有外延层；步骤二、采用光刻刻蚀工艺在所述外延层中形成沟槽；步骤三、在所述沟槽的底部表面和侧面形成底部介质层，所述底部介质层未将所述沟槽完全填充而在所述沟槽的中央区域形成间隙区；步骤四、进行多晶硅淀积将所述沟槽中的间隙区完全填充；步骤五、对所述多晶硅进行回刻形成屏蔽栅；步骤六、对所述沟槽中的所述底部介质层进行刻蚀，刻蚀后所述底部介质层的顶部高度低于所述屏蔽栅的顶部高度；步骤七、形成覆盖所述沟槽的介质隔离层，所述介质隔离层的介电常数小于3.9；步骤八、对所述介质隔离层进行回刻形成顶部沟槽；步骤九、在所述顶部沟槽的侧壁上形成栅介质层，并在所述顶部沟槽中填充多晶硅形成多晶硅栅。2.如权利要求1所述的屏蔽栅沟槽MOSFET的制作方法，其特征在于，屏蔽栅沟槽MOSTET为N型器件，第一导电类型为N型，第二导电类型为P型，所述衬底为N型掺杂。3.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法，其特征在于，屏蔽栅沟槽MOSTET为P型器件，第一导电类型为P型，第二导电类型为N型，所述衬底为P型掺杂。4.根据权利要求1
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3所述的...

【专利技术属性】
技术研发人员：金梦静，石磊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：