能够提高存取速度的静态半导体存储器装置制造方法及图纸

在一种包括第一和第二驱动ＭＯＳ晶体管，第一和第二传送ＭＯＳ晶体管及第一和第二负载元件的静态存储器单元中，第一驱动ＭＯＳ晶体管的漏和第一传送ＭＯＳ晶体管的源由一个半导体衬底中的第一杂质区形成，第二驱动ＭＯＳ晶体管的漏和第二传送ＭＯＳ晶体管的源由半导体衬底中的第二杂质区形成。在第一杂质区和第二驱动ＭＯＳ晶体管的栅上还形成一个第一金属硅化物层，在第二杂质区和第一驱动ＭＯＳ晶体管的栅上形成一个第二金属硅化物层。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静态半导体存储器装置，更具体地是涉及静态随机存取存储器(SRAM)单元的改进措施。现有技术的SRAM单元是由利用交叉耦合的第一和第二反相器形成的触发器和连在触发器的第一和第二节点与数据线之间的传送晶体管构成的。即，第一反相器是由电源线与第一节点之间的一个第一负载电阻和第一节点与地线之间的一个驱动MOS晶体管形成的。类似地，第二反相器是由电源线与第二节点之间的一个第二负载电阻和第二节点与地线之间的一个第二驱动MOS晶体管形成的。在这种SRAM单元中，为了提高存取速度，采用了一种Salidation技术。例如，栅电极是利用由多晶硅和金属硅化物所形成的一种双重结构来构成的。在下文中将对此作详细地解释。然而，在上述现有技术的SRAM单元中，由于负载电阻被形成在与驱动晶体管和传送晶体管相同的平面上，因此增大了SRAM单元的面积，这从集成化的观点看是不利的。如果在驱动晶体管的栅的上面形成负载电阻，则在节点的驱动晶体管的栅和传送晶体管的源之间的寄生电阻将增加，因而会显著地降低SRAM单元的存取速度。下文中对此也将作详细地解释。本专利技术的一个目标是除了提高SRAM单元的存取速度之外还改善其集成化程度。根据本专利技术，在一个包括第一和第二驱动MOS晶体管，第一和第二传送MOS晶体管和第一和第二负载元件的静态存储器单元中，第一驱动MOS晶体管的漏和第一传送MOS晶体管的源是由一个半导体衬底中的一个第一杂质区形成的，第二驱动MOS晶体管的漏和第二传送晶体管的源是由半导体衬底的一个第二杂质区形成的。另外，在第一杂质区和第二驱动MOS晶体管的栅上形成一个第一金属硅化物层，在第二杂质区和第一驱动MOS晶体管的栅上形成一个第二金属硅化物层。再者，第一和第二负载元件被分别形成在第一和第二金属硅化物层上。由于负载元件被形成在不同于传送晶体管和驱动晶体管的平面上，所以SRAM单元的尺寸可以被减小。同样地，由于金属硅化物层被形成在接触节点上，所以其寄生电阻也可以被减小从而提高SRAM单元的存取速度。本专利技术将从下面参照附图与现有技术对照的说明中被更清楚地理解，其中附图说明图1是图示了一个第一现有技术的SRAM单元的等效电路图；图2是图1的SRAM单元的平面视图；图3A到图3H是图2的SRAM单元的剖面图；图4是显示了一个第二现有技术SRAM单元的等效电路图；图5是显示了一个根据本专利技术的SRAM单元的第一实施例的等效电路图；图6A到6B是图5的SRAM单元的平面图；图7A到7J是图6A和6B的SRAM单元的剖面图；图8是显示了一个根据本专利技术的SRAM单元的第二实施例的等效电路图；图9A和9B是图8的SRAM单元的平面图；和图10A到10M是图9A和9B的SRAM单元的剖面图。在对优选实施例进行说明之前，将参照图1，2，3A到3H和4对一个现有技术的SRAM单元进行解释。在显示了现有技术的SRAM单元的等效电路的图1中，在一条字线WL与两条互补位线BL1和BL2之间的每个交点上提供了一个SRAM单元。存储器单元是由利用两个交叉耦合的反相器形成的一个触发器和连在触发器的节点N1与位线BL1和BL2之间的N沟道MOS晶体管Qt1和Qt2构成的。传送晶体管Qt1和Qt2由字线WL的电压控制。每个反相器包括一个在电源线Vcc和地线GND之间的负载电阻R1(R2)和一个驱动N沟道MOS晶体管Qd1(Qd2)。节点N1被连到驱动晶体管Qd2的栅，以使驱动晶体管Qd2由节点N1的电压驱动。同样地，节点N2被连到驱动晶体管Qd1的栅，以使驱动晶体管Qd1由节点N2的电压驱动。图2是图1的SRAM单元的平面图，图3A到3H是沿图2的线III-III的剖面图。注意图2所示的SRAM单元是不对称的。接下来将参照显示了其制造步骤的图3A到3H以及图2对图1的SRAM单元进行说明。首先，参照图3A，一个P型单晶硅衬底101通过一种硅局部氧化(LOCOS)工艺被热氧化以形成一个大约600nm厚的场硅氧化物层102。其结果是，一个有源区AR(见图2)被场硅化物层102所包围。接着，通过衬底101热氧化而生成一个大约20nm厚的栅硅氧化物层103。参照图3B，通过化学汽相淀积处理在整个表面上淀积一层大约300nm厚的未掺杂多晶硅层104。随后，形成一个光刻胶图形105，且以剂量为大约1015/cm2、30KeV的能量下注入磷离子。其结果是，光刻胶图形105下面对应于负载电阻R1和R2的多晶硅层104部分的电阻值仍保持高，而其余部分的电阻值变低了。随后，光刻胶图形被除去。接下来，参照图3C，利用光刻处理将多晶硅层104图形化，结果形成了字线WL(即传送晶体管Qt1和Qt2的栅)，负载电阻R1和R2以及驱动晶体管Qd1和Qd2的栅(见图2)。随后，利用多晶硅层104和场硅氧化物层102作为掩模将剂量为大约2×1013/cm2的磷离子以大约10KeV的能量注入进衬底101中，结果形成了轻掺杂漏(LDD)结构的N-型杂质扩散区106。接下来，参照图3D，利用CVD处理在整个表面上淀积一层大约150nm厚的硅氧化物层107。随后，形成一个光刻胶图形108。接下来，参照图3E，通过一次各向异性蚀刻处理将硅氧化物层107深腐蚀。在此情况下，硅氧化物层107只剩下光刻胶图形108下面的硅氧化物层107。随后，光刻胶图形108被除去。接下来，参照图3F，利用侧壁硅氧化物层107a作为掩模将剂量为大约4×1015/cm2的砷离子注入进衬底101以形成LDD结构的N型杂质扩散区109(见图2)。在此情况下，多晶硅层104的负载电阻R1(R2)没有被注入砷离子，所以负载电阻R1(R2)的电阻值仍保持高。接下来，参照图3G，利用溅射处理在整个表面上淀积一层大约50到60nm厚的钛层。随后，对钛层在大约650℃的温度下进行一次热处理大约30秒，使得钛层与多晶硅层104发生反应。随后，钛层中未发生反应的部分被碱性溶液如氨水/过氧化氢水混合液(SPM)除去。其结果是，只在多晶硅层104上形成了一个钛硅化物层110。随后，在大约760℃的温度下进行一次热处理大约20秒以降低钛硅化物层110的电阻。注意，这样的热处理如果是在一个太高的温度下进行了超过20秒的时间，则钛层可能会凝结，使得其电阻反而会增加。最后，参照图3H，利用CVD处理在整个表面上淀积一层硅氧化物层111。随后，在硅氧化物层111上打出接触孔CONT1，CONT2，CONT3和CONT4(见图2)。随后，一个铝层被淀积且图形化以形成一个电极图形112。注意接触孔CONT1为节点N1所用，接触孔CONT2为节点N2所用，接触孔CONT3被用来将驱动晶体管Qd2的栅(节点1)连接到传送晶体管Qt1的源，接触孔CONT4为电源线Vcc所用(未示出)。这样，图2的SRAM单元被完成了。然而在图2和图3A到3H显示的上述的SRAM单元中，由于负载电阻R1和R2被形成在与晶体管Qt1，Qt2，Qd1和Qd2的栅相同的平面上，使得SRAM单元的面积增加了，这对集成化来说是不利的。如果负载电阻R1(R2)被形成在晶体管Qt1，Qt2，Qd1和Qd2的栅的上面，则可以用如图4所示的一个低电阻的多晶硅层112’和一个高电阻的多晶硅层1本文档来自技高网...

【技术保护点】
一种形成于一个半导体衬底（２０１，３０１）中的静态存储器单元，其特征在于包括：第一和第二节点（Ｎ１，Ｎ２）；一个第一驱动ＭＯＳ晶体管（Ｑｄ１），具有一个连到上述第一节点的漏和连到上述第二节点的栅；一个第二驱动ＭＯＳ晶体管（Ｑｄ２ ），具有一个连到上述第二节点的漏和连到上述第一节点的栅；一个第一传送ＭＯＳ晶体管（Ｑｔ１），具有一个连到上述第一节点的源；一个第二传送ＭＯＳ晶体管（Ｑｔ２），具有一个连到上述第二节点的源；一个连到上述第一节点的第一负载元件（Ｒ１ ，Ｑｐ１）；和一个连到上述第二节点的第二负载元件（Ｒ２，Ｑｐ２），上述第一驱动ＭＯＳ晶体管的漏和上述第一传送ＭＯＳ晶体管的源由上述半导体衬底中的一个第一杂质区（２０５，２０６）形成，上述第二驱动ＭＯＳ晶体管的漏和上述第二传送ＭＯ Ｓ晶体管的源由上述半导体衬底中的一个第二杂质区（２０５，２０６）形成，上述静态存储器单元另外包括：一个形成在上述第一杂质区和上述第二驱动ＭＯＳ晶体管上的第一金属硅化物层（２１０，３１０）；和一个形成在上述第二杂质区和上述第一驱动 ＭＯＳ晶体管上的第二金属硅化物层（２１０，３１０），上述第一和第二负载元件分别被形成在上述第一和第二金属硅化物层上。...

【技术特征摘要】
JP 1997-2-27 043423/971.一种形成于一个半导体衬底(201，301)中的静态存储器单元，其特征在于包括第一和第二节点(N1，N2)；一个第一驱动MOS晶体管(Qd1)，具有一个连到上述第一节点的漏和连到上述第二节点的栅；一个第二驱动MOS晶体管(Qd2)，具有一个连到上述第二节点的漏和连到上述第一节点的栅；一个第一传送MOS晶体管(Qt1)，具有一个连到上述第一节点的源；一个第二传送MOS晶体管(Qt2)，具有一个连到上述第二节点的源；一个连到上述第一节点的第一负载元件(R1，Qp1)；和一个连到上述第二节点的第二负载元件(R2，Qp2)，上述第一驱动MOS晶体管的漏和上述第一传送MOS晶体管的源由上述半导体衬底中的一个第一杂质区(205，206)形成，上述第二驱动MOS晶体管的漏和上述第二传送MOS晶体管的源由上述半导体衬底中的一个第二杂质区(205，206)形成，上述静态存储器单元另外包括一个形成在上述第一杂质区和上述第二驱动MOS晶体管上的第一金属硅化物层(210，310)；和一个形成在上述第二杂质区和上述第一驱动MOS晶体管上的第二金属硅化物层(210，310)，上述第一和第二负载元件分别被形成在上述第一和第二金属硅化物层上。2.如权利要求1所要求的静态存储器单元，其中上述第一和第二负载元件为电阻(R1和R2)。3.如权利要求2所要求的静态存储器单元，其中上述电阻由多晶硅构成。4.如权利要求1所要求的静态存储器单元，其中上述第一和第二负载元件为薄膜晶体管(Qp1和Qp2)。5.如权利要求4所要求的静态存储器单元，其中上述薄膜晶体管为P沟道型，且上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管为N沟道型。6.如权利要求1所要求的静态存储器单元，其中上述第一和第二驱动MOS晶体管及上述第一和第二传送MOS晶体管的栅由一个多晶硅层(204，304)和形成在上述多晶硅层上的金属硅化物层(208，308)构成。7.一种用于制造包括第一和第二驱动MOS晶体管(Qd1，Qd2)，第一和第二传送MOS晶体管(Qt1，Qt2)及第一和第二负载元件(R1，R2，Qp1，Qp2)的静态存储器单元的方法，其特征在于包括在半导...

【专利技术属性】
技术研发人员：林文彦，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]