制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法技术

同时形成以下各层：在半导体衬底的将要形成Ｎ沟ＭＯＳ晶体管和Ｐ沟ＭＯＳ晶体管的区域上选择地形成第一导电层，在所说半导体衬底的将要形成电容元件的区域上形成第二导电层，及在所说半导体衬底的将要形成电阻元件的区域上形成第三导电层。接着，同时形成以下各层；在所说第一导电层的侧边上形成第一绝缘膜，在所说第二导电层上选择地形成第二绝缘膜，及在第三导电层上选择地形成第三绝缘膜。然后，在整个表面上形成第四绝缘膜。之后，同时形成以各层；在所说半导体衬底的将要形成双极晶体管的区域上形成第五导电层，及在所说第二导电层上的所说第四绝缘膜上形成第六导电层。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种混有表面沟道型MOS晶体管、双极晶体管、电阻元件和电容元件混合结构的器件的制造方法，特别涉及一种设计成通过减少制造步骤实现高效率的半导体器件的制造方法。随着制造半导体集成电路(IC)器件技术的进步，同一衬底具有数字电路和模拟电路的半导体IC器件已投入使用。关于这种IC器件，适用的有BiCMOS器件，其中含有用之容易形成逻辑电路的CMOS晶体管，及能够高速和线性地处理弱模拟信号的双极晶体管。特别是，在IC器件应用于GHz频带通信技术等情况下，需要双极晶体管的较高速的工作，所以一般情况下用发射区和基区接触区自对准形成的晶体管。只由CMOS晶体管和双极晶体管构成IC器件的情况很少见，例如数字电路中组合称作ECL(射极耦合逻辑)的电路和电阻元件。ECL电路是电流转换型逻辑电路，其中IC器件可以以极高的速度工作，且不会引起双极晶体管的饱和态。另一方面，在模拟电路中，电阻元件是构成检测工作点的偏置电路不可缺的元件。而且，关于模拟电路不可缺少的滤波电路的构成，不仅需要电阻元件，而且需要电容元件。如上所述，为了制造上述半导体IC器件，不仅必须形成晶体管，而且必须形成无源元件，例如电阻元件和电容元件。因此，关键一点是，在同一衬底上形成这些元件时，尽可能不导致步骤数增加。因此，在形成无源元件时，普遍地应用利用多晶线硅层的方法，形成自对准双极晶体管的基极、MOS晶体管的栅极以及无源元件的电极等。特别是，已公开了在例如BICMOS LSI等半导体器件中加入电容元件，但不大量增加步骤数的方法(日本未审查专利公报(kokai)平6-291262)。附图说明图1A-1G是按顺序工艺步骤展示日本未审查专利公报(kokai)平6-291262中公开的制造半导体器件方法的剖面图。按此公报中公开的制造方法，首先，如图1A所示，利用光刻技术和在P型硅衬底101中离子注入砷，在将形成双极晶体管的双极晶体管区选择地形成N+型埋层102。接着，为了双极晶体管区的电绝缘和隔离，围绕N+型埋层102形成P+型埋层103。随后，加热衬底101到高于1000℃，在硅衬底101上生长膜厚约2微米的N型单晶硅层105。此时，N+型埋层102和P+型埋层103皆延伸到N型单晶硅层105。接着，在位于P+型埋层103上的区域中，在N型单晶硅层105中形成P型沟道停止层104。另外，为了元件隔离，利用选择氧化法(LOCOS)，在N型单晶硅层105上形成元件隔离氧化膜106。这里，元件隔离氧化膜106厚约500nm，形成膜106需要在1000℃进行长时间的热氧化。P+型埋层103和P型沟道停止层104因硼杂质在此热氧化氧化步骤期间热扩散而扩展。由此，借助于P型硅衬底101、P+型埋层103和P型沟道停止层104，双极晶体管区与将形成其它元件的其它区电隔离。P+埋层103可以与沟道停止层104同时形成。接着，如图1B所示，借助掩模向单晶硅105选择性离子注入例如磷等N型杂质。并且，通过在900-1000℃的温度下的氮气氛中进行热处理，电激活注入的杂质。通过此步骤，形成了作为双极晶体管的NPN型晶体管的集电区引出区107。接着，形成膜厚为10-20nm的栅氧化膜108。随后，用CVD法在整个表面上形成膜厚约100-200nm的多晶硅层109。然后通过借助掩模的干法腐蚀构图，形成基区-发射区形成区110。另外，如图1C所示，通过构图多晶硅层109，形成将变成P沟MOS晶体管等的栅极的区域。然后，在整个表面上CVD形成膜厚100-200nm的多晶硅层111。于是，多晶硅层的厚度变成300-400nm的最大值。此后，借助掩模，向将形成P型MOS晶体管的栅极区离子注入高浓度N型杂质，向将形成双极晶体管区的基极的区域离子注入高浓度的P型杂质。然后，利用干法腐蚀技术，处理除将形成栅极和将形成基极的区域之外的区域中的多晶硅层109和111。另外，借助掩模，只在P沟MOS晶体管区离子注入低浓度P型杂质，从而形成P--LDD扩散层112。之后，在整个表面上CVD形成膜厚200-400nm的氧化膜，并利用干法腐蚀法对衬底的整个表面进行各向同性腐蚀，形成侧壁113。接着，借助掩模，向MOS晶体管区离子注入高浓度P型杂质，从而形成P+源-漏扩散层114。图1C中，在N型单晶硅层105上形成P沟MOS晶体管区，但一般通过附加一掩模在P沟MOS晶体管区上形成N阱。图1C中，示出了P沟MOS晶体管区，但未示出N沟MOS晶体管区。为了形成N沟MOS晶体管，以与P沟MOS晶体管相同的方式，必须用两块掩模形成LDD区和源-漏区。另外，必须用在N沟MOS晶体管区中形成P阱的掩模。接着，如图1D所示，在衬底的整个表面上用CVD法淀积膜厚300-400nm的氧化膜115。然后，如图1E所示，利用光刻和腐蚀技术，选择地给将形成电容元件的区116中的氧化膜115开口。接着，用CVD法形成膜厚30-60nm的氮化膜，并进行干法腐蚀，以便使电容性氮化物膜117留在将形成MIS电容的区域中。接着，如图1F所示，利用干法腐蚀技术，去掉将形成双极晶体管的发射极接触的发射极接触区118上的氧化膜115及多晶硅层109和111。然后，在发射极接触区118中离子注入形成本征基区。然后，CVD形成膜厚400-600nm的氧化膜，利用干法腐蚀技术的各向同性腐蚀进行深腐蚀。于是，在发射极接触区118的侧壁上形成隔离发射极和基极区的氧化膜侧壁119，由此电绝缘基极区和发射极区。接着，在衬底上形成厚100-200nm的多晶硅层，并用干法腐蚀技术形成用于构成发射极的多晶硅层120。多晶硅层120也用作电容元件的上电极。另外，对多晶硅层120进行离子注入并热处理。由此，激活P沟MOS晶体管区的源-漏扩散层，P型杂质以高深度从基极引出电极扩散，形成枝接基区(graft base)123。另外，通过砷或磷从多晶硅层120的杂质扩散，形成了发射极。接着，如图1G所示，CVD法形成厚300-400nm的层间绝缘121，此后采用布线技术开出接触孔122，从而形成各电极。以后利用常规方法完成半导体器件。另一方面，近年来，关于短栅长的MOS晶体管，为了减小栅极的电阻和源-漏扩散层的电阻，例如，采用了用如Ti等难熔金属硅化栅极表面和源-漏扩散层的方法。此时，必须使要进行硅化的扩散层和多晶硅层的表面预先暴露出来。然而，近年来，在半导体器件制造工艺中要求高效系统，用如上所述的常规方法无法满足这样的需求。另外，根据上述规制造方法，因为氧化膜生长于衬底的整个表面上，MOS晶体管区全部被覆盖，用于形成电容元件，所以，为了暴露硅化扩散层和多晶硅层的表面，需要用于选择性去掉氧化膜的掩模。而且，在利用MOS晶体管的栅极或双极晶体管的基极或发射极作电阻元件时，必须形成保护膜，以防止电阻元件的整个表面被硅化，所以造成了工艺步骤增加。常规半导体IC器件中，P沟MOS晶体管和N沟MOS晶体管都采用N型栅电极。因此，尽管N沟MOS晶体管为表面沟道型，但P沟MOS晶体管实际上变为掩埋沟道型。由于掩埋沟道型MOS晶体管具有低电流关断特性，所以存在着漏电流大于表面沟道型晶体管的缺点。另外，存在更大的短沟道效应和难以控制阈值电压的问题。因此，在栅长缩短时，本文档来自技高网...

【技术保护点】
一种制造同一衬底上混有ＭＯＳ晶体管和双极晶体管的半导体器件的方法，包括以下步骤：同时形成以下各层：在半导体衬底的将要形成Ｎ沟Ｍｏｓ晶体管的区域和Ｐ沟ＭＯＳ晶体管的区域上，选择性地形成第一导电层，在所说半导体衬底的将要形成电容元件 的区域上形成第二导电层，及在所说半导体衬底的将要形成电阻元件的区域上形成第三导电层；同时形成以下各层：在所说第一导电层的侧边上形成第一绝缘膜，在所说第二导电层上选择地形成第二绝缘膜，及在所说第三导电层上选择地形成第三绝缘 膜；在整个表面上形成第四绝缘膜；和同时形成以下各层：在所说半导体衬底的将要形成双极晶体管的区域上形成第五导电层，及在所说第二导电层上的所说第四绝缘膜上形成第六导电层。

【技术特征摘要】
JP 1997-3-31 80006/971.一种制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，包括以下步骤同时形成以下各层在半导体衬底的将要形成N沟Mos晶体管的区域和P沟MOS晶体管的区域上，选择性地形成第一导电层，在所说半导体衬底的将要形成电容元件的区域上形成第二导电层，及在所说半导体衬底的将要形成电阻元件的区域上形成第三导电层；同时形成以下各层在所说第一导电层的侧边上形成第一绝缘膜，在所说第二导电层上选择地形成第二绝缘膜，及在所说第三导电层上选择地形成第三绝缘膜；在整个表面上形成第四绝缘膜；和同时形成以下各层在所说半导体衬底的将要形成双极晶体管的区域上形成第五导电层，及在所说第二导电层上的所说第四绝缘膜上形成第六导电层。2.根据权利要求1的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，在形成所说第四绝缘膜的步骤和形成所说第五导电层和第六导电层的步骤之间还包括以下步骤向将要形成所说N沟MOS晶体管的区域中注入N型杂质；及加热所说N型杂质注入的区，以激活所述N型杂质；及在形成所说第五导电层和第六导电层的步骤后还包括以下步骤加热所说半导体衬底，在所说第五导电层下形成所说双极晶体管的枝接基区；向将要形成所说P沟MOS晶体管的区域和未被所说第三绝缘膜覆盖的所说第三导电层的表面中注入P型杂质；及加热所说P型杂质注入的区，以激活所说P型杂质。3.根据权利要求2的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，其特征在于，形成所说第一导电层、第二导电层和第三导电层的步骤还包括以下步骤在整个表面上形成第一多晶硅层；将所说第一多晶硅层构图成所说第一导电层、第二导电层和第三导电层的形状；及形成所说第五导电层和第六导电层的步骤还包括以下步骤在整个表面上形成在将要形成所说双极晶体管发射区的区域上具有开口的第二多晶硅层；形成由所说开口中的第三多晶硅层构成的发射极；及将所说第二多晶硅层构图成所说第五导电层和第六导电层的形状。4.根据权利要求1的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，在形成所说第一、第二和第三导电层的步骤与形成所说第一、第二和第三绝缘层的步骤之间，还包括向所说第二导电层和将要形成所说双极晶体管的集电区的区注入N型杂质的步骤。5.根据权利要求1的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，其特征在于，所说第四绝缘膜的膜厚薄于所说第一、第二和第三绝缘膜的膜厚。6.根据权利要求1的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，其特征在于，所说第一、第二和第三绝缘膜是选自氧化膜和氮化物膜中的一种绝缘膜。7.根据权利要求1的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，其特征在于，所说第一绝缘膜将是所说N沟MOS晶体管和所说P沟MOS晶体管的侧壁绝缘膜，所说第二绝缘膜将为所说电容元件的电容绝缘膜，及所说第三导电层的被所说第三绝缘膜覆盖的区将为所说电阻元件的实际电阻。8.根据权利要求1的制造同一衬底上混有MOS晶体管和双极晶体管的半导体器件的方法，在形成所说第五和第六导电层的步骤后还包括以下步...

【专利技术属性】
技术研发人员：木下靖，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]