降低数据保持状态耗电量实现稳定动作的半导体存储装置制造方法及图纸

本发明专利技术的半导体存储装置，具有正常动作方式和自更新动作方式，并备有：Ｖ↓［ＢＢ］发生电路（２０４），当内部电源电压（Ｖ↓［ＣＣ］）大于规定值时，生成第１衬底电压（Ｖ↓［ＢＢ１］），而当小于时，生成绝对值更小的第２衬底电压（Ｖ↓［ＢＢ２］）；位线等效电压（Ｖ↓［ＢＬ］）生成装置（２０５），在自更新动作方式下，当内部电源电压（Ｖ↓［ＣＣ］）低于规定值时，输出用电阻分压后的Ｖ↓［ＣＣ］／２的电压；４ＫＥ信号生成电路（２２０），在自更新动作方式下，当内部电源电压（Ｖ↓［ＣＣ］）低于规定值时，生成用于进行４Ｋ动作的信号（４ＫＥ）；及更新地址发生电路（２２１）。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储装置，更详细地说是涉及具有正常动作方式和自更新动作方式的半导体存储装置。近年来，正在不断地开发着携带式计算机，对这类携带式计算机中使用的半导体存储装置，要求能执行由现有的硬盘完成的对文件数据等的数据保持并在该数据保持状态下以低耗电量动作。这里，在半导体存储装置中，自更新动作状态通常相当于上述的数据保持状态。另一方面，在携带式计算机中，为降低耗电量，例如，如图27A所示，开发着使数据保持状态(自更新方式)下的外部电源电压Ext.Vcc从写方式和读出方式时的约3.3V降低到约2.5V左右的技术。另外，如图27B、27C所示，通过产生使外部列地址选通信号Ext./CAS在外部行地址选通信号Ext./RAS之前激活的CBR时序，从写入方式切换到自更新方式，如图27D所示，信号/BBU被激活为低(L)电平。但是，当为了减低耗电量而在数据保持状态下使内部电源电压Vcc降低时，如附图说明图10的实线曲线所示，在电压Vc1以下，因衬底电压发生电路中消耗的电流Icc增大，所以，其结果是使衬底电压发生电路等的电力消耗增加。另外，内部电源电压Vcc的降低，将使对存储单元的读/写动作很难稳定进行。本专利技术的目的是提供一种能使数据保持状态(自更新方式)下的耗电量减低并能实现稳定动作的半导体存储装置。按照本专利技术第1方面的半导体存储装置，备有衬底；存储单元阵列，在衬底上形成，并包含用于存储数据的多个存储单元；存储单元选择电路，在衬底上形成，从多个存储单元中选择至少一个的作为数据写入或读出对象的多个存储单元；及衬底电压生成电路，在衬底上形成，当内部电源电压大于规定值时，生成第1衬底电压并供给衬底，而当内部电源电压小于规定值时，生成绝对值小于第1衬底电压的第2衬底电压并供给衬底。按照本专利技术另一方面的半导体存储装置，具有正常动作方式和自更新动作方式，它备有多条字线；与多条字线正交的多个位线对；与多条字线和多个位线对的各个交点对应配置的多个存储单元；位线预充电电路，对多个位线对的各位线对供给位线等效电压；位线等效电压生成电路，用于生成位线等效电压；及方式切换电路，响应外部控制信号，在正常动作方式与上述自更新动作方式之间进行切换；位线等效电压生成电路包含电阻分压电路，用于在自更新动作方式下用电阻将内部电源电压分压为二分之一，以生成位线等效电压。按照本专利技术又一方面的半导体存储装置，具有正常动作方式和自更新动作方式，它备有多条字线；与多条字线正交的多条位线；与多条字线和多条位线的交点分别对应配置的多个存储单元；方式切换电路，响应外部控制信号，在正常动作方式与自更新动作方式之间进行切换；及字线选择电路，当由方式切换电路切换到自更新动作方式时，从多条字线中同时选择的字线的条数少于在正常动作方式下同时选择的字线条数。因此，本专利技术的优点在于，在数据保持状态下能可靠地实现耗电量的降低。本专利技术的优点还在于，能够提高已实现了耗电量降低的自更新动作的稳定性。本专利技术的另一优点在于，在自更新动作方式下能实现耗电量的进一步降低。图1是表示本专利技术实施形态1的半导体存储装置总体结构的框图。图2是表示图1所示控制电路所包含的电路的结构的框图。图3A～3H是用于说明图2所示电路的动作的时间图。图4是表示图1所示VBB发生电路的结构的电路图。图5是用于说明图4所示VBB发生电路在正常动作方式下的动作的曲线图。图6是用于说明图4所示VBB发生电路在正常动作方式下的动作的曲线图。图7是用于说明图4所示VBB发生电路在自更新动作方式下的动作的曲线图。图8是用于说明图4所示VBB发生电路在自更新动作方式下的动作的曲线图。图9是表示内部电源电压与衬底电压的关系的曲线图。图10是表示内部电源电压与在VBB发生电路中消耗的电流的关系的曲线图。图11是表示图1所示/BBUL信号生成电路结构的图。图12是表示图11所示电压电平检测电路具体结构的电路图。图13是表示内部电源电压与图12所示节点n83的电位的关系的曲线图。图14是表示内部电源电压与图12所示节点n11的电位的关系的曲线图。图15A～15D是用于说明图11所示/BBUL信号生成电路的动作的时间图。图16是表示图1所示VBL发生电路的具体结构的电路图。图17是用于说明4K更新动作的图。图18是表示图17所示存储单元阵列的数据块结构的图。图19是用于说明2K动作的图。图20A～20D是用于说明2K动作的时间图。图21A～21D是用于说明4K更新动作的时间图。图22是表示图1所示4KE信号生成电路结构的图。图23A～23D是用于说明图22所示4KE信号生成电路的动作的时间图。图24是表示图1所示行译码器具体结构的图。图25是表示在本专利技术实施形态2的半导体存储装置中所备有的VBB发生电路的结构的电路图。图26是表示在本专利技术实施形态3的半导体存储装置中所备有的VBB发生电路中包含的VBB3发生电路的结构的电路图。图27A～27D是用于说明现有的半导体存储装置的动作的时间图。以下，参照附图详细说明本专利技术的实施形态。而同一符号表示同一部分或相当的部分。图1是表示本专利技术实施形态1的半导体存储装置总体结构的图。如图1所示，该半导体存储装置具有正常动作方式和自更新动作方式，它备有衬底200；存储单元阵列208，在衬底200上形成，并包含用于存储数据的多个存储单元；行译码器207，用于选择与从上述多个存储单元中作为数据写入或读出对象的存储单元连接的字线；4KE信号生成电路220，与控制电路202连接，用于将4KE信号供给行译码器207；列译码器210，用于选择与上述作为数据写入或读出对象的存储单元连接的位线；I/O门·读出放大器209，用于对存储单元阵列208进行数据的输入输出，并将所读出的数据放大；地址电路203，分别将内部行地址供给行译码器207、将内部列地址供给列译码器210；RAS缓冲器215，用于缓冲外部行地址选通信号Ext./RAS，并生成行地址选通信号/RAS；CAS缓冲器216，用于缓冲外部列地址选通信号Ext./CAS，并生成列地址选通信号/CAS；WE缓冲器217，用于缓冲外部允许写入信号Ext./WE，并生成允许写入信号/WE；OE缓冲器218，用于缓冲外部允许输出信号Ext./OE，并生成允许输出信号/OE；控制电路202，接受行地址选通信号/RAS、列地址选通信号/CAS、允许写入信号/WE、允许输出信号/OE，控制内部的各种电路，同时在正常动作方式与自更新动作方式之间进行方式切换；更新地址发生电路221，与控制电路202连接，在自更新动作方式时产生更新地址RA11，并供给地址电路203；降压电路(VDC)201，与控制电路202连接，同时，接受外部电源电压Ext.VCC和电压VSS，并输出降压后的内部电源电压VCC；衬底电压(VBB)发生电路204，与VDC201及/BBUL信号生成电路219连接，在正常动作方式下，生成衬底电压VBB1并供给衬底200，而在自更新动作方式下，生成绝对值小于衬底电压VBB1的衬底电压VBB2并供给衬底200；位线等效电压(VBL)发生电路205，与VDC201及控制电路202连接，用于生成供给存储单元阵列208内所包含的各位线对BLn、/BLn的位线等效本文档来自技高网...

【技术保护点】
一种半导体存储装置，备有：衬底（２００）；存储单元阵列（２０８），在上述衬底上形成，包含用于存储数据的多个存储单元；存储单元选择装置（２０７、２１０），在上述衬底上形成，从上述多个存储单元中选择作为数据上述写入或读出对象的上述多个存储单元中的至少一个；及衬底电压生成装置（２０４），在上述衬底上形成，当内部电源电压（Ｖｃｃ）大于规定值时，生成第１衬底电压并供给上述衬底，而当上述内部电源电压（Ｖｃｃ）小于上述规定值时，生成绝对值小于上述第１衬底电压的第２衬底电压并供给上述衬底。

【技术特征摘要】
【国外来华专利技术】JP 1997-9-16 250409/971．一种半导体存储装置，备有衬底(200)；存储单元阵列(208)，在上述衬底上形成，包含用于存储数据的多个存储单元；存储单元选择装置(207、210)，在上述衬底上形成，从上述多个存储单元中选择作为数据上述写入或读出对象的上述多个存储单元中的至少一个；及衬底电压生成装置(204)，在上述衬底上形成，当内部电源电压(VCC)大于规定值时，生成第1衬底电压并供给上述衬底，而当上述内部电源电压(VCC)小于上述规定值时，生成绝对值小于上述第1衬底电压的第2衬底电压并供给上述衬底。2．根据权利要求1所述的半导体存储装置，其特征在于上述衬底电压生成装置(204)包含比较装置(701)，用于将上述内部电源电压(VCC)的幅值与上述规定值进行比较；第1衬底电压生成装置(702、703)，当由上述比较装置判定上述内部电源电压(VCC)大于上述规定值时被激活，并生成上述第1衬底电压；第2衬底电压生成装置(703、704)，当由上述比较装置判定上述内部电源电压(VCC)小于上述规定值时被激活，并生成上述第2衬底电压。3．根据权利要求2所述的半导体存储装置，其特征在于上述比较装置(701)包含内部电源电压节点(n82)、比较结果输出节点(n70)、连接在上述内部电源电压节点与上述比较结果输出节点之间的电阻(R5)、接地节点(n81)、及连接在上述比较结果输出节点与上述接地节点之间且将其栅极与漏极连接的至少一个N沟道MOS晶体管(NT4～NT6)。4．根据权利要求1所述的半导体存储装置，具有正常动作方式和自更新动作方式，其特征在于，还备有方式切换装置(202)，在上述衬底上形成，响应外部控制信号(Ext./RAS、Ext./CAS)，在上述正常动作方式与上述自更新动作方式之间进行切换；及内部电源电压供给装置(201)，当由上述方式切换装置切换到上述自更新动作方式时，使上述内部电源电压(VCC)的幅值小于上述正常动作方式下的值。5．一种半导体存储装置，具有正常动作方式和自更新动作方式...

【专利技术属性】
技术研发人员：铃木富夫，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]