集成电路中阻止深结注入和硅化物形成的间隔物制造技术

本发明专利技术提供了一种在一个区域中有效形成深结注入而不会影响集成电路第二区域的注入的方法。它是通过使用与用于填充浅结器件间隙的材料相同的材料形成深结器件的间隔物来实现的。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总体上涉及集成电路，更具体地说，涉及集成电路的有效形成，它通过间隔物来阻止在其一区域内的深结注入和硅化物的形成。在集成电路(IC)或芯片的制造过程中，IC的不同区域经常有互相矛盾的要求。这种矛盾增加了制造工艺的复杂性，导致需要其它的步骤。这个问题可以通过存储器集成电路(如一动态随机存取存储器(DRAM,dynamic random access memory)或归并DRAM逻辑(埋置DRAM)芯片)不同区域的不同要求来解释。如，在支持或逻辑区域需要带有自对准硅化物(salicide)以使串联电阻减为最小。然而，在阵列中为了使结泄漏减为最小，需要低剂量注入的浅结和无硅化物。解决阵列和支持或逻辑区域中的这种矛盾的传统技术需要另外的掩模步骤来阻止阵列中深结注入和硅化物的形成。这种技术增加了制造工艺的复杂程度和成本，并增加了原始工艺时间(RPT,raw process time)。从上述讨论中可以明显看出，需要提供一种更有效和简单的技术来解决不同芯片区域的相互矛盾的要求。本专利技术涉及在不影响带有浅结的器件的前提下有效地形成带有深结的器件。在一个实施例中，一基底包括至少第一和第二区域，两者由一隔离区域分开。第一区域包括由宽间隙分开的第一器件图形，第二区域包括由窄间隙分开的第二器件图形。器件图形的侧面包括由介电材料形成的间隔物。一层间介电层形成于基底之上，以充分填充第二区域内第二器件图形之间的窄间隙。然后，执行蚀刻来从器件图形的顶部和基底的表面上除去层间介电层，同时，在第一器件图形侧面的第一间隔物之上剩下第二间隔物。使用用于填充第二器件之间的窄间隙的层来形成第二间隔物可以使得能够注入以在第一器件中形成深结，而不需要另外的掩模步骤，因为第二器件受到层间介电层的保护。因为只有第一器件的结区域被暴露，不需要另外的掩模步骤也可以形成硅化物。附图说明图1A-1E示出了制造根据本专利技术一实施例的集成电路一部分的过程。本专利技术涉及集成电路的有效形成。集成电路包括随机存取存储器(RAM)，如动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)。集成电路也可以是一专用集成电路(ASIC)；归并动态随机存取存储器逻辑电路(埋置DRAM)，或其它逻辑电路。典型地，许多集成电路并列地形成于晶片之上。处理完成以后，切割晶片，将集成电路分成单个芯片。然后，组装芯片，形成最终产品，可以用于消费产品中，如计算机系统、单元电话机、个人数字助手(PDA)和其它电子产品。参考图1A，提供了基底101的一部分，基底是一硅晶片。其它基底，如绝缘体上的硅(SOI,sililon on insulator)或其它半导体材料也可采用。基底的主晶面并不关键，任何合适的取向如(100)、(110)或(111)晶面都可采用。基底可能被轻微地或较多地掺杂有预定电导率的掺杂剂，以获得理想的电性能。如图所示，基底至少包括第一和第二区域110和130。两者之间由绝缘区域150隔开。绝缘区域是浅沟槽隔离(STI,shallowtrench isolation)，它包含一介电材料(如氧化物)。其它绝缘区域(如LOCOS)也可采用。如图所示，第二区域是动态随机存取存储器集成电路阵列区域。在一个实施例中，阵列区域包括多个在基底上形成的沟槽电容器单元(未显示)。隔离区域(也未显示)，如STI，提供来隔离沟槽电容器。Bronner等在VLSI研讨会论文集(Proc.VLSI Symp.1995,p15)中介绍了沟槽电容器单元，这里引用来作为参考。另外，在阵列区域可采用叠层电容器(stack capcitor)。叠层电容器形成于阵列器件之上。第一区域是支持和/或逻辑区域。这些区域为后续形成的器件提供有合适类型的掺杂剂井(如n-井和P-井)。另外，进行栅域电压(VT)调整注入，用来为器件获得理想的VT。井的形成和VT注入是通过合适的技术来获得的，如用抗蚀剂作为掩模层的离子注入。当合适时，自对准注入也可采用。形成器件的栅叠层的各层形成于基底的表面之上。这包括用热氧化形成一氧化物层。氧化物层起着栅极氧化物的作用。包括多晶硅的栅极层161然后沉积在栅极氧化物上。另外，栅极层可以是复合层，如多晶硅-硅化物(polycide)，它包括位于多晶硅层之上的金属硅化物层。金属硅化物层可能由各种金属硅化物形成。如钼硅化物(MoSix)；钽硅化物(TaSix)；钨硅化物(WSix)钛硅化物(TiSix)；或钴硅化物(CoSix)。多晶硅或多晶硅-硅化物层的形成是通过使用传统的技术(如化学气相沉积(CVD))来实现的。其它沉积技术也可采用。一盖层162形成于栅极层之上。盖层162包括氮化硅(Si3N4)。氮化物层起着后续工艺的蚀刻和抛光停止层的作用。参考图1B，用传统的光刻和蚀刻技术为栅极叠层构图。这种技术包括沉积一抗蚀剂层和利用曝光源和掩模来有选择地对其曝光。在显影过程中，根据所用的是正性抗蚀剂还是负性抗蚀剂，移去曝光的或未曝光的区域。没有被抗蚀剂保护的栅极叠层上的区域然后用反应离子蚀刻(RIE,reactive ionetch)来进行蚀刻，在第一区域生成栅极叠层115，在第二区域生成栅极叠层135。如图所示，第二区域130中器件图形或栅极叠层135紧密压缩在一起，图形之间具有一窄的间隙。典型地，图形和隔开图形的间隙约等于最小图形尺寸(F)或基本图线尺寸(GR,groundrule)。相反，第一区域中的图形或栅极115具有宽的间隙。间隔物176形成在器件的侧壁上，将阵列与栅极隔离开。间隔物包括Si3N4。在一个实施例中，间隔物是通过化学汽相沉积(CVD)保形沉积Si3N4,紧接着用各向异性蚀刻来形成的。当然，实际的DRAM或埋置DRAM集成电路包括带有其它器件的另外区域。然而，为了方便对本专利技术的讨论，集成电路用带有较少量器件的第一和第二区域来描述。执行毯覆离子注入来形成阵列器件的结区域175。两个器件之间的隔离区域和栅极的氮化物层起着一注入掩模的作用，从而实现自对准注入。如上所述，该注入形成带有低剂量的浅结，以减少结泄漏。根据具体应用，支持器件可以设计成带有电导率与阵列器件相同或不同的源极/栅极区域。可以选择使用一抗蚀剂层，并对它进行构图，使之起一注入掩模的作用，以防止在支持或逻辑区域注入掺杂剂。在另一实施例中，阵列结在后面的工艺中形成。参考图1C，一抗蚀剂层178形成于基底之上，覆盖基底和器件，起注入掩模作用的抗蚀剂层被构图，以暴露支持区域110。然后为器件115形成扩展注入。在一个实施例中，注入砷(As)掺杂剂原子。典型地，扩展注入的剂量和能量分别约为1014-1015原子/cm2和10-50keV。注入一完成，抗蚀剂层就被移去。在图1D中，一衬垫层174沉积在基底的表面上，它起着蚀刻停止层的作用，用于无边接触的形成。衬垫层包括一种材料，这种材料在无边接触蚀刻过程中蚀刻率低。衬垫层包括CVDSi3N4。然后在基底上沉积一层间介电层180。在一个实施例中，层间介电层包括硼磷硅酸盐玻璃(BPSG,borophosphosilicate glass)。其它层间介电层(如非掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)，包括磷硅酸盐玻璃(PSG,phosphosilicate glass本文档来自技高网...

【技术保护点】
一种用于形成一集成电路的方法，包括：提供一基底，它包括至少第一和第二区域，两者由隔离区域隔开，第一区域包括第一器件图形，它们由宽间隙隔开，第二区域包括第二器件图形，它们由窄间隙隔开，其中，第一和第二器件的侧面包括一由介电材料形成的第一间 隔物；沉积一层间介电层，其厚度足以填充第二区域中的第二器件图形之间的窄间隙；蚀刻层间介电层，通过蚀刻在第一间隔物上的第一图形的侧面形成第二间隔物，并去除宽间隙上面的层间介电层，同时保持第一区域的窄间隙中填充有层间介电层；注入掺杂 剂，从而为第一器件形成深结，其中，用来形成第一器件的第二间隔物的层间介电层保护第二区域，使之免受注入的影响。

【技术特征摘要】
US 1997-9-30 9402361．一种用于形成一集成电路的方法，包括提供一基底，它包括至少第一和第二区域，两者由隔离区域隔开，第一区域包括第一器件图形，它门由宽间隙隔开，第二区域包括第二器件图形，它们由窄间隙隔开，其中，第一和第二器件的侧面包括一由介电材料形成的第一间隔物；沉积...

【专利技术属性】
技术研发人员：杰弗里P甘比诺，约翰阿尔斯迈耶，加里布朗纳，
申请(专利权)人：西门子公司，国际商业机器公司，
类型：发明
国别省市：DE[德国]