高成品率半导体器件及其制造方法技术

一种半导体器件，包括：第一半导体本体；在第一半导体本体中的扩散层；和在第一半导体本体上与扩散层相邻的绝缘层和在绝缘层上的导电层的叠层结构。在叠层结构的侧壁上形成其宽度为Ｗ的绝缘间隔层。设置第二半导体本体，其具有用于在扩散层与导电层之间建立欧姆接触的共用接触孔。共用接触孔有位于距导电层边缘Ｗ／２处的中心轴，从而使扩散层和导电层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体，特别涉及成品率提高的半导体器件及其制造方法。在第一半导体本体(body)上形成绝缘层与导电层叠层结构的已知半导体器件中，在叠层结构的侧壁上配置间隔层，然后在第一半导体本体上形成扩散层，使扩散层的一个边缘与一个间隔层相邻。形成第二半导体本体，然后在第二半导体本体中产生用于在扩散层与导电层之间建立欧姆接触的共用接触孔。按惯例设置共用孔，使其垂直中心轴与导电层的边缘对准。可是，由于在制造的检验阶段中反映出有器件不良品，因而现有技术半导体器件的成品率低。因此，本专利技术的目的是提高半导体器件的成品率。本专利技术基于这样的发现作为距该孔中心轴距离的函数而变化的孔的接触电阻，相对于该轴是不对称的。按照本专利技术的第一方案，提供一种半导体器件，它包括第一半导体本体；在第一半导体本体中的扩散层；在第一半导体本体上与扩散层相邻的绝缘层和在绝缘层上的导电层的叠层结构；在叠层结构的侧壁上的绝缘间隔层，间隔层的宽度为W；和第二半导体本体，具有用于在扩散层与导电层之间建立欧姆接触的共用接触孔，共用接触孔的中心轴位于距导电层边缘W/2处，使扩散层和导电层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。按照本专利技术的第二方案，提供一种半导体器件，包括第一半导体本体；在第一半导体本体中的扩散层；在第一半导体本体上与扩散层相邻的绝缘层、在绝缘层上的多晶硅层和在多晶硅层上的第一硅化物层的叠层结构；在叠层结构的侧壁上的绝缘间隔层；在扩散层中的第二硅化物层，第二硅化物层的一边缘与叠层结构的边缘之间的距离与间隔层的宽度相等；和第二半导体本体，具有用于在第一和第二硅化物层之间建立欧姆接触的共用接触孔，共用接触孔的中心轴位于距第一和第二硅化物层的边缘相等距离之处，使第一和第二硅化物层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。按照第三方案，本专利技术提供一种半导体器件的制造方法，包括下列步骤形成第一半导体本体；形成在第一半导体本体上的绝缘层和在绝缘层上的导电层的叠层结构；在叠层结构的侧壁上形成绝缘间隔层，每个间隔层的宽度为W；在第一半导体本体中形成扩散层，使扩散层的边缘与一个间隔层相邻；形成第二半导体本体；和在第二半导体本体中形成共用接触孔，用于在扩散层与导电层之间建立欧姆接触，共用接触孔的中心轴位于距叠层结构边缘W/2处，使扩散层和导电层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。按照第四方案，本专利技术提供一种半导体器件的制造方法，包括下列步骤形成第一半导体本体；形成在第一半导体本体上的绝缘层、在绝缘层上的多晶硅层和在多晶硅层上的第一硅化物层的叠层结构；在叠层结构的侧壁上形成绝缘间隔层；在第一半导体本体中形成扩散层，使扩散层的边缘与一个间隔层相邻；在扩散层中形成第二硅化物层，使第二硅化物层的边缘与一个间隔层相邻；形成第二半导体本体；和在第二半导体本体中形成共用接触孔，用于在第一和第二硅化物层之间建立欧姆接触，共用接触孔的中心轴位于距第一和第二硅化物层的边缘相等距离之处，使第一和第二硅化物层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。参照附图将详细地说明本专利技术，其中附图说明图1是常规静态随机存取存储器的基本单元的电路图；图2是图1的基本单元的布局图；图3A和3B是沿图1的3-3线取的基本单元一部分的剖面图，用于说明形成单元那部分的连续工艺；图4是表示共用接触电阻的曲线图，按照从指定参考点到作为现有技术基本单元的接触孔中心的距离的函数描绘。图5是本专利技术基本单元的布局图；图6是沿图5中6-6线取的剖面图；图7是表示共用接触电阻的曲线图，按照从指定参考点到本专利技术基本单元的接触孔中心的距离的函数描绘；和图8是沿图5中6-6线取的本专利技术改进的实施例的剖面图。在详细说明本专利技术之前，用静态RAM作为典型实例，参照图1-4说明现有技术中的问题对理解本专利技术会有所帮助。如图1所示，由一对驱动门1和1′、一对传输门3和3′构成常规静态RAM的6个晶体管基本单元。由PMOS晶体管“p”和NMOS晶体管“n”构成每一个驱动门1和1′。驱动门晶体管1p和1n的栅极连接在一起并交叉耦接(cross-coupled)到连接驱动门晶体管1p′和1n′的漏极的电路结点或共用触点5′上，驱动门晶体管1p′和1n′的栅极连接在一起并交叉耦接到连接驱动门晶体管1p和1n的漏极的电路结点或共用触点5上。驱动门PMOS晶体管1p和1p′的源极连接到电压源VDD上，驱动门NMOS晶体管1n和1n′的源极接地。由其栅极与字线7相连的NMOS晶体管构成第一个传输门3和3′。传输门NMOS晶体管3n的源极在电路结点9与位线8连接，漏极与电路结点5相连；传输门NMOS晶体管3′n的源极在电路结点9′与位线8′连接，漏极与共用结点5′相连。图2中示出基本存储器单元的布图。在驱动门1中，由P型扩散层11形成PMOS晶体管1p，晶体管1p的源区通过触点15与电压源VDD连接，漏区通过触点17与金属层18连接。由倒L形n型扩散层12的水平延伸部分形成NMOS晶体管1n。晶体管1n的源区通过触点16接地，漏区通过构成图1的电路结点5的触点与金属层18连接。晶体管1p和1n的沟道区都与多晶硅栅13连接。驱动门1′的布图类似于驱动门1的布图。由P型扩散层11′形成PMOS晶体管1′p，晶体管1′p的源区通过触点15′与电压源VDD连接，漏区通过触点17′与金属层18′连接。由倒L形n型扩散层12′的水平延伸部分形成NMOS晶体管1′n。晶体管1′n的源区通过触点16′接地，漏区通过共用触点5′与金属层18′连接。晶体管1′p和1′n的沟道区都与多晶硅栅13′连接。与晶体管1p和1n的漏区共同连接的多晶硅栅13被这样成形，使其水平延伸到另一驱动门1′的区域内并与共用触点5′连接。类似地，与晶体管1′p和1′n的源区共同连接的多晶硅栅13′的水平延伸部分与共用触点5连接。由n型扩散层12的垂直延伸部分形成NMOS传输门晶体管3n，晶体管3n的源区通过触点9与字线7连接，漏区与共用触点5和触点17连接。由n型扩散层12′的垂直延伸部分类似地形成NMOS传输门晶体管3′n，晶体管3′n的源区通过触点9′与字线7连接。晶体管3′n的漏区与触点17′和共用触点5′连接。如图3A和3B所示，逐级形成包围共用触点5的基本单元一部分的垂直剖面。如图3A所示，剖面部分有形成于p型硅衬底21上的p型阱22。离子注入p型阱22，形成n型扩散层12，用局部氧化技术在阱22中形成沟道中止层23。然后在p型阱22上形成二氧化硅层24，使其覆盖从n型扩散层12的边缘延伸到沟道中止层23边缘外一个点的阱22的区域。在二氧化硅层24上形成多晶硅栅13′的一部分。为了减小存储器单元的薄层电阻，用硅化物层涂覆多晶硅栅13′和n型扩散层的表面。首先用硅化物层25涂覆多晶硅栅13′，在层24、13′和25的叠层结构的侧壁上淀积绝缘侧壁间隔层26a和26b。然后在n型扩散层12和p型扩散层11上淀积硅化物层27。侧壁间隔层26a和26b使所有扩散层区域的硅化物层与多晶硅栅13′电隔离。接着用层间膜28覆盖存储器单元，并设置光刻胶层29以露出一部分层间膜25。然后通过光刻胶层29辐射存储器单元，对其进行腐本文档来自技高网...

【技术保护点】
半导体器件，包括： 第一半导体本体（２１，２２，２３）； 在所述第一半导体本体中的扩散层（１２；１１′）； 在所述第一半导体本体上与所述扩散层相邻的绝缘层（２４）和在所述绝缘层上的导电层（１３′；１３）的叠层结构； 在所述叠层结构的侧壁上的绝缘间隔层（２６ｂ），所述间隔层的宽度为Ｗ；和 第二半导体本体（２８），具有用于在所述扩散层（１２，１１′）与所述导电层（１３′；１３）之间建立欧姆接触的共用接触孔（３０；３０′），所述共用接触孔的中心轴距所述导电层边缘Ｗ／２，使所述扩散层和所述导电层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。

【技术特征摘要】
JP 1997-11-13 311851/971．半导体器件，包括第一半导体本体(21,22,23)；在所述第一半导体本体中的扩散层(12；11′)；在所述第一半导体本体上与所述扩散层相邻的绝缘层(24)和在所述绝缘层上的导电层(13′；13)的叠层结构；在所述叠层结构的侧壁上的绝缘间隔层(26b)，所述间隔层的宽度为W；和第二半导体本体(28)，具有用于在所述扩散层(12,11′)与所述导电层(13′；13)之间建立欧姆接触的共用接触孔(30；30′)，所述共用接触孔的中心轴距所述导电层边缘W/2，使所述扩散层和所述导电层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。2．半导体器件，包括第一半导体本体(21,22,23)；在所述第一半导体本体中的扩散层(12；11′)；在所述第一半导体本体上与所述扩散层相邻的绝缘层(24)、在所述绝缘层上的多晶硅层(13′；13)和在所述多晶硅层(13′；13)上的第一硅化物层(25)的叠层结构；在所述叠层结构的侧壁上的绝缘间隔层(26b)；在所述扩散层中的第二硅化物层(27)，所述第二硅化物层有一边缘，其与所述叠层结构的边缘之间的距离与所述间隔层的宽度相等；和第二半导体本体(28)，具有用于在所述第一和第二硅化物层(25,27)之间建立欧姆接触的共用接触孔(30；30′)，所述共用接触孔的中心轴位于距所述第一和第二硅化物层的边缘相等距离之处，使所述第一和第二硅化物层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。3．根据权利要求2所述的半导体器件，其特征在于，所述第二硅化物层(27)和所述扩散层(12；11′)共用部分(31)，该部分(31)掺有与所述扩散层导电类型相同的导电类型的杂质。4．半导体器件，包括第一半导体本体(21,22,23)；在所述第一半导体本体中的扩散层(12；11′)；在所述半导体本体上与所述扩散层相邻的绝缘层(24)、在所述绝缘层上的多晶硅层(13′；13)和在所述多晶硅层(13′；13)上的第一硅化物层(25)的叠层结构；在所述叠层结构的各个侧壁上的绝缘间隔层(26a,26b)；在所述扩散层中的第二硅化物层(27)，所述第二硅化物层有与所述间隔层(26a)中的一个相邻的边缘；和第二半导体本体(28)，具有用于在所述第一硅化物层(27)和所述第二硅化物层(13′；13)之间建立欧姆接触的共用接触孔(30；30′)，所述共用接触孔的中心轴位于距所述第一和第二硅化物层的边缘相等距离之处，使所述第一和第二硅化物层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。5．静态随机存取存储器的基本单元，包括第一半导体本体(21,22,23)；在所述第一半导体本体中的扩散层(12；11′)；在所述第一半导体本体上与所述扩散层相邻的绝缘层(24)和在所述绝缘层上的导电层(13′；13)的叠层结构；在所述叠层结构的侧壁上的绝缘间隔层(26b)，所述间隔层的宽度为W；和第二半导体本体(28)，具有用于在所述扩散层(12；11′)与所述导电层(13′；13)之间建立欧姆接触的共用接触孔(30；30′)，所述共用接触孔的中心轴位于距所述导电层边缘W/2处，使所述扩散层和所述导电层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。6．一种静态随机存取存储器的基本单元，包括第一半导体本体(21,22,23)；在所述第一半导体本体中的扩散层(12；11′)；在所述第一半导体本体上与所述扩散层相邻的绝缘层(24)、在所述绝缘层上的多晶硅层(13′；13)和在所述多晶硅层(13′；13)上的第一硅化物层(25)的叠层结构；在所述叠层结构的侧壁上的绝缘间隔层(26b)；在所述扩散层中的第二硅化物层(27)，所述第二...

【专利技术属性】
技术研发人员：今井清，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]