半导体器件制造方法技术

在一种用于制造具有由一ＭＯＳＦＥＴ和一硅化钨膜制成的低阻电阻元件所组成的混合电路的方法，在对将作为所述电阻元件的所述硅化钨膜进行蚀刻形成预定形状之后，执行热处理以活化所述ＭＯＳＦＥＴ的扩散层，从而把所述硅化钨膜的阻值降低为一个低阻值。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种制造包括MOSFET(金属氧化物场效应晶体管)和低阻抗电阻元件在内的混合半导体器件的方法，该方法能够制造低阻抗电阻元件而不需要增加FET(场效应晶体管)栅极和扩散层的阻值。在一种传输高速信号的电路中，如果信号传输线的特生阻抗与负载阻抗不相匹配，则该信号会被反射，从而产生波形失真。即使在大规模集成电路器件之间，为了传输高速信号，也需要进行阻抗匹配使得不会发生这种有害的反射现象。在近几年中，随着多功能大规模集成电路器件的发展，为了建立阻抗匹配，现在越来越需要在大规模集成电路器件中内置一个终端电阻。该终端电阻的阻值约为50Ω，并且要求该阻值具有较高的精度。如果在终端电阻发生改变，则不可能建立起阻抗匹配，导致该大规模集成电路不能够正常运作。如果在一个大规模集成电路器件中形成一终端电阻，所要解决的问题是抑制其阻值的变化。另外，随着半导体形体尺寸的缩小，使得获得高的运作速度成为可能。但是，随着微精器件技术的发展，栅极和扩散层的硅化技术被用作为一种抑制栅极和扩散的寄生电阻增大的方法。器件的尺寸越小，要被热处理的硅化物的阻值则变得越低，这导致由于凝聚所造成的阻值增加的现象。下面参照图2(a)-(d)描述一种制造半导体器件的方法，在该半导体器件中一个现有的MOS晶体管与一个终端电阻元件相结合。如图2(a)中所示，在一块硅基片21上形成一个约为400nm厚度的元件隔离氧化膜22、约为5-10nm的栅氧化膜23、以及一个约为150-200nm的栅极24，在此之后，在该栅极上形成一侧壁并进行离子注入，执行除处理以形成一扩散层25，这些元件是通过现有的技术而形成的，最终形成一MOS晶体管。接着，如图2(b)中所示，采用溅射方法形成一层厚度约为30-50nm的钛膜，并在约为700℃的温度下执行RTA(快速热退火)，以在该扩散层上形成硅化钛26。然后，把不参加反应的钛除去。接着，如图2(c)中所示，形成一层厚度约为100-200nm的CVD(化学汽相淀积)氧化膜27，并把一作为电阻元件的硅化钨28溅射到CVD氧化膜27上，以形成100-200nm的厚度。另外，用光刻工艺和各向异性蚀刻技术对该硅化钨28进行构图。接着，如图2(d)中所示，形成一个厚度约为1000nm的层间绝缘膜29，在此之后形成一接触孔30，并在约为750-800℃的低温下进行热处理(RTA)，以降低硅化钨的阻抗。然后形成一铝电极。由于上述硅化钨的制造方法是在对钛进行硅化之后在栅极和扩散层上形成的，因此，不能够在该硅化钨中获得足够低的阻值。另外，难以把阻值的变化限制在10％之内，而把阻抗的变化限制在10％之内是对在大规模集成电路器件中内置终端电阻所必须的要求。为了获得足够低的硅化钨的阻抗，并限制该阻抗的变化，需要进行热处理，如果在700℃下进行热处理，则约需要20分钟，如果在800℃下进行热处理，则约需要1分钟。但是，由于硅化钛的具有低的热阻，如果在形成硅化钛之后执行这种热处理，则硅化钛会发生凝聚现象，结果增加了阻值。也就是说，栅极与扩散层的阻值将会增加，并且会影响该晶体管的性能。因此，上述方法不适用于形成需要具有低阻值和高精度的终端电阻，这就是为什么需要开发一种形成低阻值的终端电阻的方法的理由。相应地，本专利技术的一个目的是提供一种制造半导体器件的方法，其中在该半导体器件中包括一MOSFET和一低阻值电阻元件组成的混合电路，该方法能够制造具有高精度的低阻值的电阻元件而不增加FET栅极和扩散层的阻值。为了实现上述目的，本专利技术具有下述基本技术构成。具体来说，根据本专利技术的一种半导体制造方法是一种制造具有包括一MOSFET以及由硅化钨膜所制成的一低阻值电阻元件所组成的混合电路的半导体器件的方法，其中对所述将作为电阻元件的硅化钨膜进行蚀刻形成一定的形状，此后执行热处理以活化所述MOSFET的扩散层，从而把所述硅化钨的电阻降低为某个低阻值。本专利技术第二个方面是一种，该方法包括如下步骤第-步骤，在形成一栅极之后形成一第一氧化膜；第二步骤，在所述第一氧化膜上形成所述硅化钨膜；以及第三步骤，在所述硅化钨膜上淀积第二氧化膜。在本专利技术的第三个方面中，在把硅化钨膜蚀刻为预定形状的步骤中，利用第二氧化膜作为掩膜对该硅化钨膜进行蚀刻，并且把该第二氧化膜保留在硅化钨上。本专利技术的第四个方面包括第一步骤，在一半导体基片上形成一元件隔离膜，并在其上形成一栅氧化膜和一栅极；第二步骤，在包括栅极的硅基片上形成一氧化膜，在该第一氧化膜上形成一硅化钨膜，并在该硅化钨膜上形成一第二氧化膜；第三步骤，对该第二氧化膜进行蚀刻；第四步骤，利用第二氧化膜作为掩膜对将要作为电阻元件的硅化钨膜进行蚀刻；第五步骤，利用第二氧化膜作为掩膜对第一氧化膜进行蚀刻；第六步骤，对将形成MOSFET的源极和漏极扩散层的区域进行离子注入，然后进行热处理以实现活化；以及第七步骤，在整个表面上生长一钛层，然后在栅极和源极扩散区与漏极扩散区上形成硅化钛膜。在第五方面，在第四步骤中，利用第二氧化膜作为掩膜对硅化钨膜进行蚀刻，并把第二氧化膜保留在该硅化钨膜上。在第六方面，在第五步骤中，通过蚀刻第一氧化膜，同时形成由该第一氧化膜所形成的栅极侧壁。在第七方面，在第六步骤中，通过热处理使得被蚀刻的硅化钨变为一低阻膜。在第八方面，在所述第七步骤中，形成于硅化钨膜上的第二氧化膜用于避免所述钛与所述硅氧化膜之间发生反应。本专利技术是一种用于制造半导体器件的方法，该半导体器件具有由一MOS晶体管和一具有一高精度低阻抗终端组成的混合电路，特别是该方法在MOS晶体管栅极和扩散层上对钛进行硅化之前形成终端电阻元件。附图说明图1(a)-(e)示出本专利技术的制造方法的截面图。通过利用氧化膜作为掩膜，蚀刻将作为终端电阻元件的硅化钨，并在该硅化钨上留下氧化膜，当形成栅极侧壁时，避免了对该硅化钨的腐蚀。当在栅极和扩散层上执行钛的硅化处理时，由于第二CVD氧化膜保留在硅化钨膜上，则在钛和硅化钨之间不会发生反应。因此，可以在对栅极和扩散层的钛进行硅化处理之前形成一终端电阻元件。即，可以通过执行高温热处理以活化已经被进行离子注入之后的扩散层，从而把硅化钨的阻值减少到一个较低数值。图1为示出在根据本专利技术的中的制造工艺步骤。图2为示出在根据现有技术的中的制造工艺步骤。下面将参照附图对本专利技术的的最佳实施例进行具体描述。图1为示出根据本专利技术的的一个实施例的构成的附图。该附图示出一种制造半导体器件的方法，其中该半导体器件具有由一MOSFET 11和一由钨制成的低阻电阻元件12所组成的混合电路，在对将作为电阻元件12的硅化钨膜蚀刻为一预定形状之后执行热处理，以活化MOSFET 11的扩散层8，从而使上述硅化钨膜6的电阻降低。在下文中更加具体地对本专利技术的进行描述。如图1(a)中所示，在一硅基片上形成一约为400nm厚的元件隔离膜2、一约为5-10nm厚的栅氧化膜、以及一约为150-200nm厚的栅极4，此后形成约为100nm厚的作为一栅极侧壁的第一CVD(化学汽相淀积)氧化膜，上述这些薄膜都是通过利用现有技术形成的。另外，通过溅射工艺形成约为100-200nm厚的将要作为终端电阻元件的硅氧化膜6，然后在其上形成约为200-300nm厚的第二CVD氧化膜7。本文档来自技高网...

【技术保护点】
一种用于制造具有由一ＭＯＳＦＥＴ和一硅化钨膜制成的低阻电阻元件所组成的混合电路的方法，其特征在于，对将作为所述电阻元件的所述硅化钨膜进行蚀刻形成预定形状，此后执行热处理以活化所述ＭＯＳＦＥＴ的扩散层，从而把所述硅化钨膜的阻值降低为一个低阻值。

【技术特征摘要】
JP 1998-3-9 055639/981．一种用于制造具有由一MOSFET和一硅化钨膜制成的低阻电阻元件所组成的混合电路的方法，其特征在于，对将作为所述电阻元件的所述硅化钨膜进行蚀刻形成预定形状，此后执行热处理以活化所述MOSFET的扩散层，从而把所述硅化钨膜的阻值降低为一个低阻值。2．根据权利要求1所述的半导体器件制造方法，其特征在于，所述方法包括第一步骤，在形成一栅极之后形成一第一氧化膜；第二步骤，在所述第一氧化膜上形成所述硅化钨膜；以及第三步骤，在所述硅化钨膜上淀积第二氧化膜。3.根据权利要求1所述的半导体器件制造方法，其特征在于，在把硅化钨膜蚀刻为预定形状的步骤中，利用所述第二氧化膜作为掩膜对所述硅化钨膜进行蚀刻，并且把所述第二氧化膜保留在所述硅化钨上。4.一种用于制造具有由一MOSFET和一硅化钨膜制成的低阻电阻元件所组成的混合电路的方法，其特征在于，所述方法包括第一步骤，在一半导体基片上形成一元件隔离膜，并在其上形成一栅氧化膜和一栅极；第二步骤，在包括所述栅极的所述硅基片上形成一氧化膜，在所述第一氧化膜上形成一硅化钨...

【专利技术属性】
技术研发人员：汤泽治，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]