半导体器件和设计方法及该方法的记录介质和支持系统技术方案

每个包括缓冲器或反相器或与缓冲器或反相器的输入管脚连接的用于防止天线损坏或天线规则失效发生的ｎ＋扩散层－Ｐ阱型保护二极管的中继器单元预先用登记装置５１１登记，作为要在单元库５０５中要登记的单元。用确定装置５１４确定引到栅极的布线导体是否是超过半导体器件中的容许天线比的天线比，如果布线导体超过可容许的天线比，用选择装置５１５把一个或多个中继器单元插入布线导体的任意点。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件、半导体器件设计方法、记录用于执行半导体器件设计方法的程序的记录介质和半导体器件设计支持系统，特别涉及能够防止半导体工艺在形成金属布线时由发生在等离子体步骤中的天线效应引起的天线故障的半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计支持系统。在近来的半导体工艺布线步骤中，已经使用了各种等离子体技术。代表性的等离子体技术包括例如，在布线层构图时的干法腐蚀，在多层布线步骤中的布线层绝缘膜的等离子体TEOS膜淀积等，这将在以下称为等离子体步骤。例如，当执行等离子体腐蚀时，如果扩散层没有与金属布线连接，则等离子体电荷积累在金属布线中，电流流进与金属布线连接的晶体管的栅氧化膜。该电流会使栅氧化膜毁坏，并因为栅氧化膜的膜质量变化而使晶体管特性变化，或者使热载流子寿命下降。这种现象称为“天线效应”，由天线效应引起的故障以下称为“天线故障”。这种天线故障也是由于金属布线侧壁的天线效应引起的。为了简单说明，只考虑金属布线的区域。当超小型化时这种天线故障继续恶化下去；因素如下首先，晶体管的栅氧化膜本身很薄，并且与常规工艺相比栅氧化膜的耐压能力低。估计膜进一步变薄时，可以修补天线故障，因为栅氧化膜中的隧道电流增长。但认为至少在0.25-μm设计规则中CMOS通常所用的栅氧化膜厚度为大约5nm时，天线规则是向着不好的方向发展的。其次，最小栅宽度随着工艺的超小型化而减少，虽然使用了超小型化工艺，但是布线长度没有大幅度缩短，因为如果考虑生产率等而芯片尺寸组超小型化为大约10mm见方，则信号布线长度不会缩短。第三，虽然由于在布线的干法腐蚀步骤中在过腐蚀时从布线的侧壁进入的等离子体引起的损害是天线故障的主要因素，但是如果布线宽度变窄，则布线膜厚不能太薄，以便给布线的电迁移提供电阻并抑制电阻值。第四，随着布线图形变精细，在腐蚀时等离子体密度也有上升趋势。由于上述因素，如果在近来的精细工艺中天线比大约为几千，那么虽然在0.8μm设计规则中常规CMOS等中大约十万的天线比中没有发生什么问题，但如栅氧化膜的破坏或晶体管特性的下降的天线故障已经在非常普通设计的LSI的制造工艺过程中发生了。“天线比”一般指栅氧化膜的面积和导电层的面积之间的比，其中在等离子体腐蚀时产生的等离子体电荷积累在该导电层中。为抗干扰，考虑到常规I/O管脚需要的封装和处理时远离ESD保护的晶片扩散步骤，需要采取防止芯片中的静电破坏的措施。上述“约几千的天线比”意味着不仅对如电源之类的长图形，而且对LSI中一般的信号布线，设计上都需要考虑天线故障。这使用现行工艺的一般值表示。例如，假设栅氧化膜部分的面积，即栅长度×栅宽度为0.25μm×0.6μm，布线宽度为0.4μm，并应用“假设布线的天线比=3000或更高为失效”的天线规则，容许的布线长度为1125μm。但是，在天线比计算中，只是其中积累了等离子体电荷的导电层面积被作为布线面积计算。因此，为使用在如上所述具有10mm见方芯片尺寸的LSI芯片一侧上布置的金属布线，应用此天线规则则金属布线变为可能引起天线故障的天线布线。但是，这不意味着无论什么时候使用这种天线比都会发生天线故障。如果在等离子体步骤中扩散层与目标布线连接，则等离子体电荷经过扩散层逸出，因此在栅氧化膜中不会发生天线故障；这个事实也需要考虑。这意味着，如果存在带有栅氧化膜的铝图形与长铝布线连接，而不与扩散层连接，则将发生天线规则失效。下面介绍在实际LSI设计中是怎样发生天线规则失效的和在发生天线故障，即天线规则失效时采取的常规措施的具体例子。首先介绍防止天线故障的相对容易的措施的具体例子。附图说明图16是表示在功能块中不用的输入管脚与电源总线连接并且电压被固定的状态的示意图。在图中，在如RAM或ROM的功能块2101中，不用的第二金属输入管脚2102经过第一金属布线2103与第二金属电源总线104连接，并且电压被固定。第二金属电源总线104与第三金属电源总线105连接。当在如此构形的LSI的布线步骤中腐蚀第二金属时，第三金属电源总线105尚未存在。这样，相对于与不用的第二金属输入管脚2102连接的栅氧化膜，在没有与扩散层连接的浮置状态中，第二金属电源总线104成为大型天线布线。可作为在发生这种天线失效时采取的措施是，给天线布线或第一金属布线2103的第二金属电源总线104加上如图17A或17B所示的天线保护二极管的方法，把第一金属布线2103改变成第三金属布线的方法，等等。如果根据第一措施加上天线保护二极管，等离子体电荷通过上述保护二极管的扩散层逸出，从而消除了天线故障的发生。图17A是表示n+扩散层-P阱型天线保护二极管2201的结构的示意图，其中天线保护二极管2201由n+扩散层2202和固定到电源电压VSS的P阱2203构成，图17B是表示p+扩散层-N阱型天线保护二极管2211的结构的示意图，其中天线保护二极管2211由p+扩散层2212和固定到电源电压VDD的N阱2213构成。如果根据第二措施第一金属布线2103改变为第三金属布线，在腐蚀形成第二金属电源总线104的第二金属时功能块2101和第二金属电源总线104分开，这样就不能发生天线故障了。如果不用的输入管脚固定在由标准宏单元形成的正常块中，通常它会固定到宏单元中的电源上或宏单元中的电源与之连接的电源总线上。由于标准宏单元中的电源几乎毫无疑问地提供有衬底接触，存在经过扩散层到阱的路径。这样在由标准单元形成的这种块中，不太可能在电压固定的不用的输入管脚中发生天线故障。下面参照图18A-18C说明更好地防止天线故障的信号布线的具体例子。图18A是描绘从一个反相器2301到另一反相器2302的信号布线的布局的示意图。在自动布局布线工具中，通常使用分配的纵向和横向布线层用于布线，而没有考虑上述天线规则。假设设置一个信号布线作为第一金属布线2312，它是很长的，如图18A所示。即，是使用第一金属布线2311、2312和第二金属布线2321的布线布局。在图18A的布局中，由于反相器2301中的晶体管的漏扩散层与信号布线连接，所以好象不会发生天线故障。但是，应该注意到，当腐蚀第一金属布线2312时，不存在第二金属布线2321。那就是说，反相器2301的漏扩散层没有与第一金属布线2312连接，它是很长的并且是能够为反相器2302的晶体管栅氧化膜引起天线故障的布线。考虑天线规则的布局设计尚不通用，并且现在抵抗天线故障的有效措施尚未确立标准。目前被用做解决天线故障的措施是，例如，对较长的并且可能引起天线故障的第一金属布线2312b加上天线保护二极管的方法，如图18B所示；在图18A中的第一金属布线2312的中间点提供扩散层布线2503的方法，如图19A所示；指定使用上层布线2541，如第二或第三金属作为图18A中的第一金属布线2312并且再次进行自动布线处理的方法，如图19B所示等。如果根据第一措施加上天线保护二极管，等离子体电荷通过上述保护二极管的扩散层逸出，从而消除了天线故障的发生。天线保护二极管可以是图18B所示的n+扩散层-P阱型天线保护二极管2303，或图18C所示的p+扩散层-N阱型天线保护二极管2304；它可以设计成对与保护二极管连接的信本文档来自技高网...

【技术保护点】
一种半导体器件，通过组合和布置预先登记的功能块并根据所给的逻辑电路说明确定布线图形来形成，所述半导体器件包括：至少包括具有与第一功能块的输入管脚连接的第一导电类型扩散层和与第二电源连接的第二导电类型阱的第一导电类型二极管，和具有与该输入 管脚连接的第二导电类型扩散层和与第一电源连接的第一导电类型阱的第二导电类型二极管之一的第一功能块；包括与第一功能块相同的逻辑和相同的驱动能力但不含有所述第一或第二导电类型二极管的第二功能块，其中，当天线比是引到栅极的布线导体的面积和 栅极的面积之间的比时，根据引到输入管脚和栅极的布线导体是否是超过所述半导体器件中可容许的天线比的天线比，而选择使用第一功能块或第二功能块。

【技术特征摘要】
JP 1998-4-7 94993/981.一种半导体器件，通过组合和布置预先登记的功能块并根据所给的逻辑电路说明确定布线图形来形成，所述半导体器件包括至少包括具有与第一功能块的输入管脚连接的第一导电类型扩散层和与第二电源连接的第二导电类型阱的第一导电类型二极管，和具有与该输入管脚连接的第二导电类型扩散层和与第一电源连接的第一导电类型阱的第二导电类型二极管之一的第一功能块；包括与第一功能块相同的逻辑和相同的驱动能力但不含有所述第一或第二导电类型二极管的第二功能块，其中，当天线比是引到栅极的布线导体的面积和栅极的面积之间的比时，根据引到输入管脚和栅极的布线导体是否是超过所述半导体器件中可容许的天线比的天线比，而选择使用第一功能块或第二功能块。2.一种半导体器件，通过组合和布置预先登记的功能块并根据所给的逻辑电路说明确定布线图形来形成，所述半导体器件包括中继器功能块，其每个包括缓冲器和反相器中的至少一个；和具有与缓冲器或反相器的输入管脚连接的第一导电类型扩散层和与第二电源连接的第二导电类型阱的第一导电类型二极管，和包括与该输入管脚连接的第二导电类型扩散层和与第一电源连接的第一导电类型阱的第二导电类型二极管；其中，当天线比是引到栅极的布线导体的面积和栅极的面积之间的比时，如果在所述半导体器件中引到栅极的布线导体是超过所述半导体器件中可容许的天线比，至少一个中继器功能块被插入该布线导体的任意一点。3.根据权利要求2的半导体器件，其特征在于中继器功能块包括串联的两个缓冲器或反相器。4.根据权利要求3的半导体器件，其特征在于包含在中继器功能块中的两个缓冲器或反相器中输出端的一个具有比输入缓冲器或反相器大的驱动能力。5.一种半导体器件，通过组合和布置预先登记的功能块并根据所给的逻辑电路说明确定布线图形来形成，其中，功能块不用的输入管脚经过包含第一导电类型扩散层和第一导电类型阱的衬底接触或包含第二导电类型扩散层和第二导电类型阱的衬底接触引到第一或第二电源。6.一种半导体器件，通过组合和布置预先登记的功能块并根据所给的逻辑电路说明确定在多个布线层上分布的布线图形来形成，其中，当引到栅极的布线导体的面积和栅极的面积之间的比被假设是天线比时，限定引到每个布线层中的栅极的每个布线导体的面积或布线长度，使得该布线导体的天线比小于所述半导体器件中基本容许的天线比的一半，并且被分割成至少三部分。7.一种半导体器件，通过组合和布置预先登记的功能块并根据所给的逻辑电路说明确定在第一布线层到第n布线层的多个布线层上分布的布线图形来形成，其中n是任意正整数，其中，当天线比是引到栅极的布线导体的面积和栅极面积之间的比时，如果所述半导体器件中引到栅极并在第i布线层中具有长布线的布线导体的天线比超过所述半导体器件中可容许的天线比，第i布线层中的长布线在栅极附近被切割，把第i布线层中从栅极到切割点的短布线导体和切割点前面的第i布线层中的长布线导体通过长度至少为第i布线层上顶层的第j布线层(i＜j≤n)中两栅格长的桥布线导体连接来形成布线导体，其中一个栅格容许布置一个布线导体的最小宽度。8.一种半导体器件设计方法，用于通过组合和布置预先登记的功能块并根据所给逻辑电路说明确定布线图形形成半导体器件，所述设计方法包括预先登记第一功能块和第二功能块的登记步骤，其中第一功能块具有包括与该功能块的输入管脚连接的第一导电类型扩散层和与第二电源连接的第二导电类型阱的第一导电类型二极管，或包括与该输入管脚连接的第二导电类型扩散层和与第一电源连接的第一导电类型阱的第二导电类型二极管，第二功能块具有与第一功能块相同的逻辑和相同的驱动能力但不含有第一或第二导电类型二极管；当天线比是引到栅极的布线导体的面积和栅极的面积之间的比时，确定引到输入管脚和栅极的布线导体是否超过所述半导体器件中可容许的天线比的确定步骤；和如果所述确定步骤确定输入管脚引到了超过所述天线比的栅极，选择使用第一功能块的选择步骤。9.一种半导体器件设计方法，用于通过组合和布置预先登记的功能块并根据所给逻辑电路说明确定布线图形形成半导体器件，所述设计方法包括登记中继器功能块的登记步骤，其中每个中继器功能块具有缓冲器或反相器和包括与缓冲器或反相器的输入管脚连接的第一导电类型扩散层和与第二电源连接的第二导电类型阱的第一导电类型二极管，或包括与该输入管脚连接的第二导电类型扩散层和与第一电源连接的第一导电类型阱的第二导电类型极管；当天线比是引到栅极的布线导体的面积和栅极的面积之间的比时，确定所述半导体器件中引到栅极的布线导体是否超过所述半导体器件中可容许的天线比的确定步骤；和如果该布线导体超过所容许的天线比，把一个或多个中继器功能块插入该布线导体的任意点的插入步骤。10.根据权利要求9的半导体器件设计方法，其特征在于中继器功能块包括串联的两个缓冲器或反相器。11.根据权利要求10的半导体器件设计方法，其特征在于包含在中继器功能块中的两个缓冲器或反相器中输出端的一个具有比输入缓冲器或反相器更大的驱动能力。12.一种半导体器件设计方法，用于通过组合和布置预先登记的功能块并根据所给逻辑电路说明确定布线图形形成半导体器件，所述设计方法包括以下步骤制造含有第一导电类型扩散层和第一导电类型阱的衬底接触或含有第二导电类型扩散层和第二导电类型阱的衬底接触，从而功能块的不用的输入管脚经过衬底接触与第一或第二电源连接。13.一种半导体器件设计方法，用于通过组合和布置预先登记的功能块并根据所给逻辑电路说明确定在多个布线层上分布的布线图形来形成半导体器件，所述设计方法包括以下步骤当引到栅极的布线导体的面积和栅极的面积之间的比被假设是天线比时，限定每个布线层中引到栅极的每个布线导体的面积或布线长度，使得该布线导体的天线比小于所述半导体器件中基本容许的天线比的一半并将其分割成至少三部分用于布线。14.一种半导体器件设计方法，用于通过组合和布置预先登记的功能块并根据所给逻辑电路说明确定布线图形形成半导体器件，所述设计方法包括确定在第二导电类型阱上第一导电类型扩散层和接触能或不能被布置的位置或在第一导电类型阱上第二导电类型扩散层和接触能或不能被布置的位置作为每个功能块的形状数据；当天线比是引到栅极的布线导体的面积和栅极的面积之间的比时，确定所述半导体器件中引到栅极的布线导体是否超过所述半导体器件中可容许的天线比的确定步骤；和如果该布线导体超过所容许的天线比，把包括与布线导体连接的第一导电类型扩散层和与第二电源连接的第二导电类型阱的第一导电类型二极管或包括与该布线导体连接的第二导电类型扩散层和与第一电源连接的第一导电类型阱的第二导电类型二极管选择插入可布置的位置或不是不可布置的位置中的插入步骤。15.一种半导体器件设计方法，用于通过组合和布置预先登记的功能块并根据所给逻辑电路说明确定在第一布线层到第n布线层的多个布线层上分布的布线图形来形成半导体器件，其中n是任意正整数，所述设计方法包括当天线比是引到栅极的布线导体的面积和栅极的面积之间的比时，确定在所述半导体器件中引到栅极并在第i布线层中具有长布线的布线导体是否超过所述半导体器件中可容许的天线比的确定步骤；和如果该布线导体超过所容许的天线比，把栅极附近第i布线层中的长布线切割，把第i布线层中从栅极到切割点的短布线导体和切割点前面的第i布线层中的长布线导体通过长度至少为第i布线层上顶层的第j布线层(i＜j≤n)中两栅格长的桥布线导体连接形成布线导体的插入步骤，其中一个栅格指容许布置一个布线导体的最小宽度。16.根据权利要求15的半导体器件设计方法，其特征在于所述插入步...

【专利技术属性】
技术研发人员：石仓聪，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]