半导体存储器件制造技术

开关ＭＯＳＦＥＴ插入在读出放大器与互补位线之间：在信号电压被字线从多个被选定的动态存储器单元读出到多对互补位线之后，开关ＭＯＳＦＥＴ的开关控制信号从选择电平被改变到预定的中间电位，由于读出节点根据读出放大器的放大操作而被开通。由放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输至输入／输出线，且开关控制信号响应于列选择电路的选择操作而从中间电位电平返回到选择电平。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到半导体存储器件，主要是涉及到能够用于包括读出放大器与位线之间的开关MOSFET的动态RAM(随机存取存储器)的技术。日本专利公开No.64-73596、5-62463和8-106781已经举例说明了动态RAM，它借助于关断共用的选择MOSFET的选定侧以暂时减轻读出放大器上的负载而被用来提高读出放大器的速度。另一方面，在日本专利公开No.4-167293中，公开了此动态RAM。在这种动态RAM中，开关MOSFET被插入在读出放大器的输入/输出节点和互补位线之间，并在每当读出放大器开始放大时，被设定到不选定电平，致使读出放大器与互补位线隔离以开始放大操作。在列选择之后，开关MOSFET的栅电压被设定到中间电位，以执行同时输出一个读出放大器的放大信号到IO线并在位线中恢复另一个放大信号。然后，使开关MOSFET的栅电压回到选择电平，使一个放大信号通过位线重新储存在存储器单元中。此处，术语“MOS(金属氧化物半导体)FET”包括一般公认的“MIS(金属绝缘体半导体)FET”，且广泛地意味着场效应晶体管。如在日本专利公开No.64-73596、5-62463和8-106781公开的动态RAM中那样，在读出放大器开始放大之前，共用的选择MOSFET被关断，以便隔离互补位线和读出放大器的读出节点。当共用的选择MOSFET被再次回到开通状态时，即使在完全放大的电平状态下，各个读出节点也被降低到其电平。如我们的研究所澄清的那样，借助于保持在位线的相当高的寄生电容中的来自存储器单元的读出电荷与读出节点中的电荷之间的电荷共用，读出节点的电位下降，致使信号幅度暂时降低。另一方面，如我们的研究所澄清的那样，即使当各个读出节点被列选择操作连接到数据输出线时，借助于保持在数据输出线的寄生电容中的预充电电荷与读出节点中的电荷之间的电荷共用，读出节点的信号幅度也暂时下降。结果，也如我们的研究所澄清的那样，在列选择操作中，为了将读出节点的信号传送到数据输入/输出线，列选择操作必然需要相当长的时间，且这一长时间对高速度造成阻碍。在日本专利公开No.4-167293中，开关MOSFET的栅被设定到中间电位，以便影响低电平时读出放大器到I/O线的输出操作。与此同时，高电平侧上的位线中的数据重新存储(即重新装载)受到影响。但如本
熟知的那样，存储器单元存储二值信息。如上所述。即使高电平侧上数据的重新存储被单独地加速，如我们的研究所澄清的那样，考虑到在开关MOSFET回到开通态之前不执行低电平侧上的数据重新存储，就整个存储器的存取而言，此效应也是有问题的。另一方面，如我们的研究所澄清的那样，考虑到待要馈至一个开关MOSFET的栅的栅电压，在对位线的恢复操作刚刚开始读出操作之前的短时间内，在不选择电平-选择电平-中间电平-不选择电平之间改变，考虑到若在读出输出足够上升之前没有形成从选择电平到中间电平的转换，则开关MOSFET的提供没有意义，以及考虑到各个元件具有工艺分散性，故此效应涉及到电平的时间控制被复杂化的问题。我们的研究还澄清了，从中间电平到不选择电平的改变增大了对高速重新存储操作的阻碍。本专利技术的目的是，提供一种用简单的结构实现稳定的放大操作和高速读出放大器的半导体存储器件。从参照附图进行的描述中，本专利技术的上述和其它的目的和新颖特点将变得明显。下面简要地总结一下此处公开的本专利技术的典型代表。具体地说，开关MOSFET被插入在位于动态RAM中的读出放大器和互补位线之间在信号电压根据其各自的存储信息被所述字线的选择操作，从多个选定的动态存储器单元读出到多对互补位线之后，所述开关MOSFET的开关控制信号从选择电平改变到中间电位，它对信号电压读出到所述互补位线具有关断状态即有比较高的导通电阻；对各个读出节点被读出放大器的放大操作设定到的一个电平具有比较低的导通电阻的开通状态；以及在其它电平电位下的关断状态；所述放大器被馈以工作电压，以便响应所述开关控制信号的改变而开始放大操作；所述放大操作产生的放大信号，响应列选择信号，通过列选择电路被传输到所述输入/输出线；以及所述开关控制信号，响应所述列选择电路的选择操作，回到选择电平。用迄今所述的结构，在读出放大器的放大操作中，一个读出节点被连接到位线，致使位线上的寄生电容能够建立高的信号电荷。因此，在列选择操作中，高的读出信号能够被输出到数据输入/输出线，从而影响读出输出操作的高速度。附图说明图1是示意布局图，示出了使用本专利技术的动态RAM的实施例；图2是示意布局图，示出了根据本专利技术的动态RAM中的子阵列及其外围电路的实施例；图3是根据本专利技术的动态RAM的简化实施例其读出放大器部分周围从地址输入到数据输出的电路图；图4是电路图，示出了根据本专利技术的动态RAM的读出放大器部分的实施例；图5是电路图，示出了图3的实施例所示的主放大器的实施例；图6是电路图，示出了根据本专利技术的动态RAM的输出缓冲器的实施例；图7是解释根据本专利技术的动态RAM的读出操作的一个例子的时间图；图8是解释根据本专利技术的动态RAM的读出操作的时间图；图9是解释根据本专利技术的动态RAM的读出操作的另一个例子的时间图；图10是电路图，示出了用来产生共用的选择信号的时间发生电路的实施例；图11是解释根据本专利技术的动态RAM的读出操作的另一个例子的时间图；图12是电路图，示出了具有过驱动功能的读出放大器的实施例；图13是元件布局示意图，示出了用于根据本专利技术的动态RAM中的读出放大器的实施例；图14是解释根据本专利技术的动态RAM的读出操作的另一个例子的时间图；图15是电路图，示出了根据本专利技术的动态RAM的另一个实施例的读出放大器部分；以及图16是用来解释本专利技术用于同步DRAM时的操作的波形图。图1是示意布局图，示出了使用本专利技术的动态RAM的实施例。在图1中，清楚地示出了构成使用本专利技术的动态RAM的各个电路方框的主要部分，并用制造半导体集成电路的熟知的技术，制作在单晶硅组成的半导体衬底上。在此实施例中，存储器阵列被一分为4，虽然不特别局限于此。在中心部分14沿半导体芯片纵向提供有包括地址输入电路、数据输入/输出电路和键合焊点阵列的输入/输出接口电路、包括降压电路的电源电路、等等。在与存储器阵列接触的中心部分14的二侧上，安置有列译码区13。如上所述，相对于半导体芯片纵向分成左右二部分和上下二部分的4个存储器阵列中的每一个，构成一个存储器组(bank)。在各个存储器阵列中，主行译码器区11相对于纵向提供在上下中心部分。在此主行译码器上方和下方，制作有分别驱动被分成上下二部分的存储器阵列的主字线的主字驱动器区12。如放大图所示，存储器单元阵列(即子阵列)15被制作成被读出放大器区16和子字驱动器区17围绕。读出放大器区和子字驱动器区在其交叉部分提供了交叉区(或相交区)18。提供在读出放大器区16中的读出放大器，由共用读出方法构成。在读出放大器周围左右二侧上而不是排列在存储器单元阵列二端上的那些侧上，提供有选择性地连接到左或右存储器单元阵列的互补位线的互补位线。如上所述，相对于半导体芯片的纵向被分成左右4部分的存储器阵列，被排列成二对。在这样排列成对的二个存储器阵列的中心部分，安置有主行译码器区11和主字驱动器12。这些主字驱动器本文档来自技高网...

【技术保护点】
一种半导体存储器件，它包含： 其上分别连接有多个动态存储器单元的地址选择端子的多个字线； 其上分别连接有多个动态存储器单元的多对互补位线； 插入在所述多对互补位线和多对读出节点之间，用来在其栅处接收控制信号的多对传输ＭＯＳＦＥＴ； 具有连接到所述多对读出节点，且适合于响应操作时间信号而被馈以工作电压的分立的输入／输出端子的多个读出放大器；以及 其上通过被列选择信号控制开关的列选择电路，连接有所述读出节点的数据输出线， 其中所述控制信号的电压电平可以被选择性地设定为选择电平、不选择电平、它们的中间电平三者中的一个电平， 其中在信号电压被所述字线的选择操作根据其各自存储的信息从动态存储器单元读出到多对互补位线之后，所述控制信号从选择电平被改变到中间电平， 其中所述读出放大器被馈以工作电压，以便响应于所述控制信号到中间电平的改变而开始放大操作， 其中所述放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输到所述输入／输出线， 其中所述控制信号，响应于所述列选择电路的选择操作，从中间电平回到选择电平，以及 其中采用在其栅处接收所述中间电平的信号的成对的传输ＭＯＳＦＥＴ，使之在信号从存储器单元被读出到所述互补位线的状态下，具有关断状态即比较高的导通电阻，且使之在读出节点的信号被读出放大器的放大操作放大的状态下，其一个具有开通状态即比较低的电阻，而另一个具有关断状态即比较高的导通电阻。...

【技术特征摘要】
JP 1998-12-24 365887/19981.一种半导体存储器件，它包含其上分别连接有多个动态存储器单元的地址选择端子的多个字线；其上分别连接有多个动态存储器单元的多对互补位线；插入在所述多对互补位线和多对读出节点之间，用来在其栅处接收控制信号的多对传输MOSFET；具有连接到所述多对读出节点，且适合于响应操作时间信号而被馈以工作电压的分立的输入/输出端子的多个读出放大器；以及其上通过被列选择信号控制开关的列选择电路，连接有所述读出节点的数据输出线，其中所述控制信号的电压电平可以被选择性地设定为选择电平、不选择电平、它们的中间电平三者中的一个电平，其中在信号电压被所述字线的选择操作根据其各自存储的信息从动态存储器单元读出到多对互补位线之后，所述控制信号从选择电平被改变到中间电平，其中所述读出放大器被馈以工作电压，以便响应于所述控制信号到中间电平的改变而开始放大操作，其中所述放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输到所述输入/输出线，其中所述控制信号，响应于所述列选择电路的选择操作，从中间电平回到选择电平，以及其中采用在其栅处接收所述中间电平的信号的成对的传输MOSFET，使之在信号从存储器单元被读出到所述互补位线的状态下，具有关断状态即比较高的导通电阻，且使之在读出节点的信号被读出放大器的放大操作放大的状态下，其一个具有开通状态即比较低的电阻，而另一个具有关断状态即比较高的导通电阻。2.根据权利要求1的半导体存储器件，其中还提供了用来对所述互补位线进行预充电且连接到所述读出节点的预充电电路，其中当所述字线处于未被选定的状态时，所述控制信号被设定为选择电平，致使互补位线通过所述传输MOSFET，被位于读出节点处的预充电电路预充电。3.根据权利要求1或2的半导体存储器件，其中互补位线被安置在所述读出节点周围的左右二侧上，其中所述传输MOSFET与排列在左右的所述互补位线的选择开关MOSFET一起使用，且其中对应于未被选定的互补位线的传输MOSFET的开关控制信号，在所述字线被选定之前，被设定为不选择电平。4.根据权利要求3的半导体存储器件，其中响应于所述列选择电路的选择操作，所述控制信号在平稳的改变中，从所述中间电平回到选择电平，而不是从选择电平到中间电平。5.根据权利要求3的半导体存储器件，其中包括具有被连接的输入/输出端子的CMOS锁存电路的主放大器，被连接到所述数据输出线，其中所述数据输出线被预充电到极性与所述读出节点的一个电平极性相反的另一电平，且其中所述主放大器当进入操作状态时，对所述CMOS锁存电路馈以对应于此另一电位的工作电压。6.根据权利要求3的半导体存储器件，其中所述字线包括主字线和共用地分配给所述主字线的多个子字线，其中所述动态存储器单元的地址选择MOSFET的栅，被连接到所述子字线，其中所述子字线中的一个被接收所述主字线的信号和所述子字选择线的信号的子字驱动器选定，其中所述子字驱动器产生位于除存储器单元阵列端部外的左右二侧上的子字线的选择信号，且其中所述读出放大器从位于除存储器单元阵列端部外的左右二侧上的互补位线，读出被放大了的信号。7.根据权利要求3的半导体存储器件，其中待要馈至所述读出放大器的工作电压，是从外部端子馈入的电源电压降低了的电压，其中所述字线的选择电平和所述传输MOSFET的选择电平，是从所述电源电压升高了的电压；且其中所述中间电平使用对应于所述读出放大器的工作电压的降低了的电压。8.一种半导体存储器件，它包含多个字线；一对互补位线；多个各自连接到所述多个字线的存储器单元；用来对存储器单元被选定时出现在所述一对互补位线上的读出信号进行放大的读出放大器；以及插入在所述读出放大器的一对读出节点与所述一对互补位线之间的，在其栅处接收控制信号的一对MOSFET，其中所述控制信号可以被选择性地设定为选择电平、不选择电平、它们的中间电平三者中的一个电平，其中在所述读出信号出现在所述一对互补位线上之后，所述控制信号从所述选择电平改变到中间电平，且其中在所述读出放大器开始工作之后，所述控制信号从所述中间电平回到所述选择电平。9.根据权利要求8的半导体存储器件，其中在其栅处接收所述中间电平的控制信号的...

【专利技术属性】
技术研发人员：坂本达哉，永岛靖，竹村理一郎，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]