非易失性存储器制造技术

一种可按比例缩小的非易失性存储器包括由在三阱中形成的存储单元。选择晶体管可以有一个起横向双极晶体管发射极作用的源。横向双极晶体管作为电荷注入源工作。电荷注入源对浮栅提供衬底热电子注入以进行编程。单元耗尽／反型区可通过在所述读出晶体管源与沟之间的衬底之上形成作为控制栅的延伸部分的电容器来扩展。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
本专利技术一般涉及非易失性存储器，尤其涉及电可擦除非易失性存储器。非易失性存储单元有其优越性，因为即使存储器的电源断开仍能保留记录的信息。有几种不同的非易失性存储器，其中包括可擦除可编程只读存储器(EPROMs)、电可擦除可编程只读存储器(EEPROMs)及快速(flash)EEPROM存储器。EPROMs可通过曝光擦除，但用注入到浮栅的沟道热电子进行电编程。常规的EPROMs具有同样的编程功能，但不是用光擦除，而可用电子隧道效应进行擦除与编程。这样，信息可存储在这些存储器中，电源断开时仍可保留，如果需要，该存储器可以擦除，以便适当技术重新编程。快速EEPROMs可分块擦除，一般比常规EEPROMs有更好的读出存取次数。目前，快速存储器已经很普及。例如，快速存储器往往用于提供芯片上存储器(on-chip memory)，用于微控制器、调制解调器(Modems)和智能(SMART)卡等希望存储快速更新的代码之用途。鉴于快速存储器和EEPROMs密切相关，在很多情况下，快速存储器更受欢迎，因为其单元尺寸小意味着更经济。然而，快速存储器和EEPROMs往往具有很相似的单元属性。非易失性存储单元在某些方面与通常用于称作逻辑器件、例如与存储单元一起工作的微控制器的电子元件中使用的晶体管不同。逻辑器件是由采用单栅电极的晶体管组成的。非易失性存储器通常包括两个栅电极，俗称控制电极与浮栅电极，一个电极叠在另一个电极之上。由于这种结构之差别，非易失性存储器和逻辑器件要用不同工艺来制作。这样会使工艺复杂性及制造成本大大提高。尤其对于EEPROM，对单元进行电编程，通常需要在单元上施加很大的电位。这些电位诱发从N+区到浮栅的电子隧道效应。与常规晶体管工作相比，需要给存储单元提供大得多的电压，这就带来额外的复杂性。尽管企业已认可逻辑器件和非易失性存储器需要单独的工艺技术，而且企业中的专业人员也已意识到需要用大电压对EEPROMs进行编程、用大电流对快速EEPROMs进行编程，但仍很需要可电擦除及可编程而不需特殊工艺技术或较高编程电压和较高电流的非易失性存储器。而且，对于常规快速EEPROMs，单元电编程通常要求对单元加高电流。极小量的这种电子流从漏耗尽区注入到浮栅。这意味着这种器件的注入效率较低(比如，1×10-6至1×10-9)。由于低压下工作的高电流泵的设计，要求高电流这一点增加了额外的复杂性。专利技术概述根据专利技术的一个方面，电可擦除及可编程存储器包括一具有浮栅、沟道、源和漏的读出晶体管。双极晶体管被用来通过衬底热电子穿过沟道注入到浮栅的办法为浮栅编程供应电子。双极晶体管配置成其集电极是在读出晶体管的沟道之下的被偏置的耗尽区。选择晶体管邻接于读出晶体管而形成。选择晶体管的源就是双极晶体管的发射极。根据另一方面，存储单元包括一具有在衬底上形成的控制栅、浮栅及源漏的读出晶体管。控制栅位于浮栅之上。读出晶体管被作成在衬底形成耗尽区。邻接于读出晶体管浮栅，在源与漏之间形成一电容器。电容器下的沟道连接读出晶体管和选择晶体管的沟道区。电容器包括一由控制栅形成的极板。电容器的位置配置成使读出晶体管形成的反型或耗尽区扩展。根据再一方面，存储器包括在界定衬底内沟道的衬底上的浮栅。衬底电子的源与浮栅横向隔开。为衬底电子从源到所述沟道提供了一条衬底电子通路，而在沿源与沟道之间的一条线上无任何介入的N型掺杂区。在一实施例中，在源与浮栅之间形成一电容器，以至在邻接于浮栅及在衬底电子通路内形成一耗尽/反型区。在另一实施例中，存储器可包括一被读出和选择晶体管共享的单一源和单一漏。在另一实施例中，在源与浮栅下的衬底区之间的衬底内可以不形成重掺杂区。根据本专利技术的又一方面，存储器包括衬底内形成的源和漏。浮栅在源漏之间衬底上方邻接于源形成。控制栅位于浮栅之上方，部分控制栅延伸到浮栅和源之间的衬底上。晶体管的栅定位于邻接于源并在源与控制栅部分之间。源和漏配置成为浮栅和晶体管两者起到源和漏的作用。根据本专利技术的再一方面，对存储器进行编程的方法包括从与具有控制栅和浮栅的读出晶体管隔开的源供应衬底电子的步骤。耗尽区在浮栅和底层沟道下产生。衬底电子沿从源到沟道的通路供给沟道，在沿从源到基本上平行于衬底表面的沟道一条线上无介入的N型掺杂区。在一实施例中，耗尽区向衬底电子源横向伸展，超过浮栅下面的区域。根据本专利技术的再一方面，存储单元包括在衬底内的相互隔开的源和漏。浮栅和晶体管栅配置在源漏之间的衬底上方。在衬底内形成反型区的器件位于晶体管的栅与浮栅之间。附图简述附图说明图1为一实施例的阵列结构的示意图；图2为示出图1所示的实施例的一单元的半导体装置布局的放大顶视图；图3为沿图2的3-3线所取的截面图；以及图4为图3所示的单元的局部三维图。优选实施例描述参照附图，其中各图的同类部件用同样的参考符号，图1所示的存储单元10包括一读出晶体管12和一选择晶体管14。这一结构在一半导体层上实施是有利的，在这一半导体层上置有电隔离的浮栅22。对于每个单元10a-10d，选择晶体管14的源13受源节点56的控制。选择晶体管11的栅受节点51的控制。读出晶体管12的控制栅27受控制节点57的控制。读出晶体管12的漏16与漏节点55相连。图2所示的一种实施单元10的布局包括控制栅17。控制栅17延伸跨过有源区18，该有源区18与读出晶体管12的漏16和选择晶体管14的源13相邻。选择栅11平行于控制栅17之下延伸，邻接于控制栅17的边缘和区15a。控制栅17可以不与选择栅11和读出栅12自对准。浮栅22也处于控制栅17之下、有源区18之上的隔离状态。漏16可包括一接点55，如图2所示，该接点与漏扩散区16相连。源节点56也可通过一接点来实施。读出晶体管12与选择晶体管14的关系示于图3。浮栅22形成具有源16和漏12的晶体管的部分。同样，选择栅11在源13与漏16之间形成晶体管的其他部分。读出晶体管12包括一沟道25a，而选择晶体管14包括一沟道24。控制栅形成电容器的极板，其沟道为15a。选择栅14、浮栅22和控制栅27形成带有源13和漏16的晶体管的栅。在图解的实施例中，沟道25a和24为P型半导体材料，是P阱28的一部分。P阱28又在N阱29中形成。最后，N阱29在P型衬底38中形成。P阱可以偏置，如70所示，N阱29可以偏置，如72所示。在控制栅27覆盖选择栅11与浮栅22之间的衬底区15a处形成了电容器50。该电容器50控制区15a的耗尽/反型以使由读出晶体管12形成的耗尽/反型区25扩展。它在编程和读出操作期间工作。在读出操作中，电容器50通过形成反型区跨接读出和选择晶体管的沟道。当反型区在区15a下面形成时，读出和选择晶体管12和14就连上了。浮栅22通过其与沟道25a相互作用而形成隧道电容器33。隧道氧化层30将浮栅22与沟道25a分开。同样，作为耦合电容器32的一部分的多晶硅间介质氧化层40将浮栅22与控制栅27分开。最后，控制栅27被氧化层51与区15a分开。同样，选择晶体管14包括栅氧化层52，其厚度可以与隧道氧化层30一样。控制栅27覆盖在选择栅11之上是为了加工方便。同样，控制栅27覆盖在漏16上，如图所示，也仅是为了加工方便。控制栅27不需要与读出或本文档来自技高网...

【技术保护点】
一种电可擦除和可编程只读存储器，其特征在于，包括：一读出晶体管，包括浮栅、沟道、源和漏；一双极晶体管，适合于通过所述沟道以衬底热电子注入方式将电子注入到所述浮栅的方法为所述浮栅进行编程提供电子，所述双极晶体管配置成其集电极也是所述读 出晶体管沟道下的被偏置的耗尽区；以及一选择晶体管，邻接于所述读出晶体管而形成，所述选择晶体管的所述源为所述双极晶体管的发射极。

【技术特征摘要】
US 1997-4-11 08/838,8541.一种电可擦除和可编程只读存储器，其特征在于，包括一读出晶体管，包括浮栅、沟道、源和漏；一双极晶体管，适合于通过所述沟道以衬底热电子注入方式将电子注入到所述浮栅的方法为所述浮栅进行编程提供电子，所述双极晶体管配置成其集电极也是所述读出晶体管沟道下的被偏置的耗尽区；以及一选择晶体管，邻接于所述读出晶体管而形成，所述选择晶体管的所述源为所述双极晶体管的发射极。2.如权利要求1所述的存储器，其特征在于所述控制栅延伸所述选择晶体管的栅和所述读出晶体管的浮栅。3.如权利要求1所述的存储器，其特征在于所述控制栅形成一邻接于读出晶体管的电容器。4.如权利要求3所述的存储器，其特征在于所述第三晶体管在所述选择晶体管与所述读出晶体管之间。5.一种存储单元，其特征在于，包括具有在衬底上形成的控制栅、浮栅和源漏的读出晶体管，所述控制栅位于所述浮栅之上，所述读出晶体管适合于在所述衬底内形成耗尽区；以及邻接于所述读出晶体管的浮栅，在所述沟道和所述源之间形成的电容器，所述电容器包括由所述控制栅形成的极板，所述电容器的位置便于扩展由所述读出晶体管形成的耗尽/反型区。6.如权利要求5所述的存储单元，其特征在于，包括一选择晶体管，所述电容器在所述选择晶体管与所述读出晶体管之间形成。7.如权利要求6所述的存储单元，其特征在于，包括一双极晶体管，该双极晶体管由所述选择晶体管的源、所述选择晶体管的沟道和所述读出晶体管沟道下的被偏置的耗尽区组成。8.如权利要求7所述的存储单元，其特征在于对所述P阱进行负偏置，所述读出和选择晶体管为n沟晶体管。9.如权利要求5所述的存储单元，其特征在于，包括一选择晶体管，所述读出和选择晶体管具有单一源和单一漏，所述电容器配置成跨接所述选择晶体管和所述读出晶体管的沟道。10.一种存储器，其特征在于，包括在所述衬底内界定沟道的衬底之上的浮栅；与所述浮栅横向隔开的衬底电子的源；以及从所述源到所述沟道的衬底电子通路，在源与沟道之间的一条线上无任何介入的N型掺杂区。11.如权利要求10所述的存储器，其特征在于，包括一电容器，该电容器在所述源和所述浮栅之间形成，以便形成邻接于所述浮栅并在所述衬底电子通路上的耗尽/反型区。12.如权利要求11所述的存储器，其特征在于所述电容器由延伸到所述衬底之上和所述浮栅之上的控制栅电极组成。13.如权利要求12所述的存储器，其特征在于，包括具有配置在所述电容器与所述源之间的栅的选择晶体管。14.如权利要求13所述的存储器，其特征在于衬底电子的所述源是选择晶体管的源。15....

【专利技术属性】
技术研发人员：TW王，
申请(专利权)人：硅芯片公司，
类型：发明
国别省市：US[美国]