本申请实施例涉及半导体封装及用于制造半导体封装的方法。本发明专利技术揭示一种半导体封装，其包含至少一个半导体元件、封装体、第一电路、第二电路及至少一个第一柱状凸块。所述封装体覆盖所述半导体元件的至少一部分。所述封装体具有第一表面以及与所述第一表面相对的第二表面。所述第一电路安置成邻近于所述封装体的所述第一表面。所述第二电路安置成邻近于所述封装体的所述第二表面。所述第一柱状凸块安置在所述封装体中，且电连接所述第一电路及所述第二电路。所述第一柱状凸块直接接触所述第二电路。第二电路。第二电路。
【技术实现步骤摘要】
半导体封装及用于制造半导体封装的方法
[0001]分案申请的相关信息
[0002]本申请是申请日为2017年9月12日，申请号为“201710815735.3”，专利技术名称为“半导体封装及用于制造半导体封装的方法”的专利技术专利申请的分案申请。
[0003]本专利技术涉及一种半导体封装及一种半导体工艺，且更特定来说，涉及一种包含安置在封装体(encapsulant)中的至少一个柱状凸块(stud bump)的半导体封装以及一种用于制造所述半导体封装的半导体工艺。
技术介绍
[0004]在一些半导体封装中，顶部电路及/或底部电路可安置在封装体外部。延伸穿过封装体的导电通道(conductive vias)将顶部电路及/或底部电路电连接到封装体内部的电子组件。导电通道可通过对封装体进行钻孔并在所钻孔洞中电镀金属材料来形成。然而，此些技术增加制造工艺的困难及成本。
技术实现思路
[0005]在根据一些实施例的一个方面中，半导体封装包含至少一个半导体元件、封装体、第一电路、第二电路以及至少一个第一柱状凸块。所述封装体覆盖所述半导体元件的至少一部分。所述封装体具有第一表面以及与所述第一表面相对的第二表面。所述第一电路安置成邻近于所述封装体的所述第一表面。所述第二电路安置成邻近于所述封装体的第二表面。所述第一柱状凸块安置在所述封装体中，且电连接所述第一电路及所述第二电路。所述第一柱状凸块直接接触所述第二电路。
[0006]在根据一些实施例的另一方面中，半导体封装包含至少一个半导体元件、封装体、第一电路及第二电路。所述封装体覆盖所述半导体元件的至少一部分。所述封装体具有第一表面以及与所述第一表面相对的第二表面。所述第一电路安置成邻近于所述封装体的所述第一表面。所述第二电路安置成邻近于所述封装体的所述第二表面，且电连接到所述第一电路。所述第二电路包含由金属板形成的基层(base layer)。
[0007]在根据一些实施例的另一方面中，用于制造半导体封装的方法，包括：(a)将金属板安置在载体上；(b)将至少一个半导体元件附接到所述金属板；(c)在所述金属板上形成至少一个第一柱状凸块；(d)形成封装体以覆盖所述半导体元件及所述第一柱状凸块的至少一部分；(e)将所述载体去除；以及(f)图案化所述金属板的至少一部分。
附图说明
[0008]当与附图一起阅读时，可从以下详述描述最佳理解本专利技术的一些实施例的方面。应注意，各种结构可能并未按比例绘制，且为论述的清晰性可任意增加或减小各种结构的尺寸。
[0009]图1描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0010]图2描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0011]图3描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0012]图4描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0013]图5描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0014]图6描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0015]图7描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0016]图8描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0017]图9描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0018]图10描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0019]图11描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0020]图12描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0021]图13描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0022]图14描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0023]图15描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0024]图16描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0025]图17描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0026]图18描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0027]图19描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0028]图20描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0029]图21描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0030]图22描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0031]图23描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0032]图24描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0033]图25描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0034]图26描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0035]图27描绘根据本专利技术的一些实施例的半导体封装的实例的截面图。
[0036]图28描绘图1的半导体封装的第一电路的部分的实例的俯视图。
[0037]图29描绘图1的半导体封装的第一电路的部分的实例的俯视图。
[0038]图30A描绘图1的半导体封装的第一电路的部分的实例的俯视图。
[0039]图30B描绘图1的半导体封装的第一电路的部分的实例的俯视图。
[0040]图31描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0041]图32描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0042]图33描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0043]图33A描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0044]图34描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0045]图35描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0046]图36描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0047]图37描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0048]图38描绘根据本专利技术的一些实施例的在用于制造半导体封装的实例性方法期间的一或多个阶段处的实例性半导体封装的截面图。
[0049]图39描绘根据本专利技术的一些实施例本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体封装，其包括：半导体元件，包含至少一个导电互连件，其突出所述半导体元件的有源表面；至少一个柱状凸块，其安置成邻近于所述半导体元件的侧表面；及封装体，其封装所述半导体元件及所述柱状凸块；其中所述导电互连件的宽度小于所述柱状凸块的宽度。2.根据权利要求1所述的半导体封装，其中所述封装体封装所述半导体元件的所述有源表面及所述侧表面。3.根据权利要求2所述的半导体封装，其包含多个所述柱状凸块和多个所述导电互连件，且相邻的二个所述柱状凸块之间的间距大于相邻的二个所述导电互连件之间的间距。4.根据权利要求2所述的半导体封装，其中所述封装体具有第一表面，所述半导体元件的所述有源表面朝向所述封装体的所述第一表面,所述柱状凸块的所述宽度朝向所述第一表面渐增，且所述导电互连件的所述宽度朝向所述第一表面渐缩。5.根据权利要求4所述的半导体封装，其中所述导电互连件的侧表面包含曲面，且所述曲面的一端邻接所述封装体的第一表面。6.根据权利要求5所述的半导体封装，其中所述导电互连件包含柱状部分及凸块部分，所述柱状部分的宽度小于所述凸块部分的宽度，所述凸块部分的一端邻接所述封装体的所述第一表面，且所述凸块部分的另一端电连接所述半导体组件。7.根据权利要求2所述的半导体封装，其中所述柱状凸块的一端、所述导电互连件的一端及所述封装体的第一表面大致上共面。8.根据权利要求7所述的半导体封装，其进一步包括第一电路，其安置成邻近于所述封装体的所述第一表面，且所述第一电路电连接所述柱状凸块及所述导电互连件。9.根据权利要求1所述的半导体封装，其中所述柱状凸块的侧表面包含曲面，且所述曲面的一端邻接所述封装体的第一表面。10.根据权利要求9所述的半导体封装，其中所述柱状凸块包含柱状部分及凸块部分，所述柱状部分的宽度小于所述凸块部分的宽度，所述凸...
【专利技术属性】
技术研发人员：博恩，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：
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