Cameralink视频转PAL制视频的装置及方法制造方法及图纸

Cameralink视频转PAL制视频的装置及方法，本发明专利技术属于视频信号技术，尤其涉及一种Cameralink视频转PAL制视频的装置及方法。Cameralink视频转PAL制视频的装置，该装置包括Cameralink解码电路、FPGA电路、存储器电路、PAL制视频编码电路、PAL制视频处理电路以及电源电路。本发明专利技术的装置使用Cameralink解码芯片对数据和电平的转换后供FPGA采集，使用PAL制视频编码实现模拟视频的编码输出；采用单片SRAM和两个FIFO作为图像数据的缓存。装置避免了使用昂贵的Cameralink监视器或者采集卡，能够很大程度上降低设备采购成本及提高使用的便捷性。便捷性。便捷性。

【技术实现步骤摘要】
Cameralink视频转PAL制视频的装置及方法


[0001]本专利技术属于视频信号技术，尤其涉及一种Cameralink视频转PAL制视频的装置及方法。

技术介绍

[0002]目前，在红外成像系统调试过程中，数字视频显示主要通过专用数字视频显示器或带PCI采集卡电脑两种方式。两种显示方式的成本较高、体积较大、不易移动使用。

技术实现思路

[0003]本专利技术提出一种将Cameralink视频转为PAL制视频的方法及装置，可以实现Cameralink接口相机输出视频显示，成本低，应用范围广。
[0004]Cameralink视频转PAL制视频的装置，该装置包括：Cameralink解码电路：将Cameralink输入的LVDS电平信号转换为TTL电平信号，并将Cameralink视频解码；根据Cameralink行、场同步信号、数据有效信号、像素时钟信息解析出Cameralink的有效数据；FPGA电路：用于读取经Cameralink解码电路解码后的Cameralink视频，并将其解析，并通过读写控制模块把图像数据写入到存储器电路中，或从存储器中读出；存储器电路：采用单片SRAM和两个FIFO作为图像数据的缓存；PAL制视频编码电路：从存储器中读出的视频信号，经PAL制视频编码电路编码后驱动PAL制编码电路输出PAL制视频；PAL制视频编码电路采用14位数模转换芯片，FPGA根据标准视频时序对PAL制视频的消隐信号、同步信号、视频信息进行编码并转换为模拟信号；PAL制视频处理电路采用双通道、轨到轨输入和输出低失真、低噪声运算放大器实现对PAL制视频的驱动和放大；电源电路：采用宽电压输入、高功率输出的开关电源芯片设计，为整个装置提供工作电压。
[0005]所述FPGA电路为Xilinx公司的FPGA电路。
[0006]所述的单片SRAM为SRAM读写控制模块：SRAM写使能控制信号由FIFO_IN的读使能信号控制；SRAM读使能信号由FIFO_OUT数据数量和SRAM写使能控制信号共同控制，其写数据为FIFO_IN的读数据，其读出的数据为FIFO_OUT的写数据。
[0007]所述的两个FIFO分别为FIFO_IN模块和FIFO_OUT模块，其中：FIFO_IN模块作为输入Cameralink视频数据的缓存，FIFO_IN读写控制模块控制着输入FIFO的读写控制，其写使能信号由Cameralink的行同步信号控制；当FIFO写完一行数据后便读出一行数据；FIFO_OUT模块作为输出PAL制视频数据的缓存，FIFO_OUT读写控制模块的写使能
信号由SRAM读使能信号控制，其读使能信号由PAL制视频行同步信号控制。
[0008]在嵌入式视频图像处理系统中，通常视频数据流需要处理的数据量大，实时性要求高，所以需要高速大容量的存储器作为图像数据的缓存，一般的，用于图像数据缓存的存储器有三种：一是SDRAM（Synchronous Dynamic RAM）同步动态随机存储器，其容量大、速度快、体积小、价格低，但SDRAM的控制逻辑比较复杂，对时序约束要求也较为严格，需要设计专门的SDRAM控制器以完成对SDRAM的控制。
[0009]二是双口RAM，它可以同时对数据进行读写，时序简单，操作方便，但是容量相对较小，且价格高。
[0010]三是SRAM，静态随机存储器，其容量大、读写速度快、操作简单、体积小、价格便宜等优点，但不能同时读写，工程中多采用两片SRAM做乒乓操作来简化读写控制。
[0011]本文的初始设计是面向帧频为50帧/s、10bit灰度、图像为640*512像素的图像输出显示。按本系统的实际使用需求、成本等，本系统选择单片SRAM作为系统的存储器，该方案能够节约大量的制板成本。本专利技术中选用SRAM容量为4M
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18bit，读写时钟为100Mhz。
[0012]使用单片SRAM的难点在于其读写操作不能同时进行，从而带来输入的视频图像数据和输出的视频图像数据丢失。为解决该问题，本专利技术采用两个FPGA内部存储资源FIFO作为图像数据的缓存，设计了FIFO、SRAM读写控制机制实现单片SRAM作为视频数据的缓存。
[0013]本专利技术提供了一种将Cameralink视频转为PAL制视频的方法及装置。本装置硬件上使用Cameralink解码芯片对数据和电平的转换后供FPGA采集，使用PAL制视频编码实现模拟视频的编码输出。本装置避免了使用昂贵的Cameralink监视器或者采集卡，能够很大程度上降低设备采购成本及提高使用的便捷性。
附图说明
[0014]图1是本装置结构原理图；图2是本专利技术电路原理图；图3是FPGA程序方案图。
具体实施方式
[0015]实施例1：Cameralink视频转PAL制视频的装置，该装置包括：Cameralink解码电路：将Cameralink输入的LVDS电平信号转换为TTL电平信号，并将Cameralink视频解码；根据Cameralink行、场同步信号、数据有效信号、像素时钟信息解析出Cameralink的有效数据；FPGA电路：用于读取经Cameralink解码电路解码后的Cameralink视频，并将其解析，并通过读写控制模块把图像数据写入到存储器电路中，或从存储器中读出；存储器电路：采用单片SRAM和两个FIFO作为图像数据的缓存；PAL制视频编码电路：从存储器中读出的视频信号，经PAL制视频编码电路编码后驱动PAL制编码电路输出PAL制视频；PAL制视频编码电路采用14位数模转换芯片，FPGA根据标准视频时序对PAL制视频的消隐信号、同步信号、视频信息进行编码并转换为模拟信号；
PAL制视频处理电路采用双通道、轨到轨输入和输出低失真、低噪声运算放大器实现对PAL制视频的驱动和放大。
[0016]电源电路：采用宽电压输入、高功率输出的开关电源芯片设计，为整个装置提供工作电压。
[0017]所述FPGA电路为Xilinx公司的FPGA电路。
[0018]所述的存储器电路采用单片SRAM和两个FIFO作为图像数据的缓存。在FPGA芯片内设计图像缓存模块对其进行读写控制；使用FPGA的PLL及存储器IP核实现对系统内各时钟和FIFO的例化，使 FIFO、SRAM读写控制机制实现单片SRAM作为视频数据的缓存。
[0019]所述的单片SRAM为SRAM读写控制模块：SRAM写使能控制信号由FIFO_IN的读使能信号控制；SRAM读使能信号由FIFO_OUT数据数量和SRAM写使能控制信号共同控制，其写数据为FIFO_IN的读数据，其读出的数据为FIFO_OUT的写数据。
[0020]SRAM读写控制模块中，SRAM的写使能要避免和SRAM的读使能信号冲突。在FIFO_OUT模块上设计一个计数标志，当FIFO_OUT数据不做320个时，计数标志置高。SRAM读分为两种状态，分别是：1、在cameralink场同步信号有效期间，使用技本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.Cameralink视频转PAL制视频的装置，该装置包括：Cameralink解码电路：将Cameralink输入的LVDS电平信号转换为TTL电平信号，并将Cameralink视频解码；根据Cameralink行、场同步信号、数据有效信号、像素时钟信息解析出Cameralink的有效数据；FPGA电路：用于读取经Cameralink解码电路解码后的Cameralink视频，并将其解析，并通过读写控制模块把图像数据写入到存储器电路中，或从存储器中读出；存储器电路：采用单片SRAM和两个FIFO作为图像数据的缓存；PAL制视频编码电路：从存储器中读出的视频信号，经PAL制视频编码电路编码后驱动PAL制编码电路输出PAL制视频；PAL制视频编码电路采用14位数模转换芯片，FPGA根据标准视频时序对PAL制视频的消隐信号、同步信号、视频信息进行编码并转换为模拟信号；PAL制视频处理电路采用双通道、轨到轨输入和输出低失真、低噪声运算放大器实现对PAL制视频的驱动...

【专利技术属性】
技术研发人员：张弘俊，张锦盛，夏燕梅，沙晓东，齐维红，陈秋菊，吴佳洋，何超，王海云，罗永金，赵国艳，谢可炜，
申请(专利权)人：昆明北方红外技术股份有限公司，
类型：发明
国别省市：