具有可独立调节参数的晶体管的结构与工艺集成制造技术

修正半导体器件的工艺规则来提供双功函数掺杂，降低了热预算和硼渗透，缓解了对可高度回流介电材料的要求，方便了源－漏（Ｓ－Ｄ）和卤素注入剂的使用。在提供低的Ｓ－Ｄ结电容和漏电以及抗热载流子效应的情况下，还提供了能够抑制短沟道效应的横向掺杂分布的结构和工艺。能够制作无边界接触，可降低接触柱到栅导体的电容。能够与栅导体掺杂无关地对Ｓ－Ｄ结进行掺杂，更容易获得各种各样的ＭＯＳＦＥＴ结构。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般是为了制造半导体，更确切地说是为了制造MOSFET(金属氧化物半导体场效应晶体管)器件。已经发现，在实践中，由于大量的考虑和相互竞争的因素而使调节已知的MOSFET的结构和工艺的能力复杂化。为了解决一个特殊问题而开发一种增强的结构与工艺的需求，常常导致出现原先不成问题的其它问题。例如，含卤素的注入掺杂剂常常被用来提供源-漏(S-D)扩散区周围的增强的沟道掺杂区(例如，卤化硼常常被用于NMOSFET的N+S-D扩散区周围)。但实际上，为了抑制短沟道衰减而对沟道高掺杂(包括高的含卤素的注入掺杂)的要求，能够导致增大的结漏电、高的结电容和热载流子退化。作为另一个例子，对双功函数栅导体的日益增大的需求能够导致额外的工艺集成复杂性(为了避免硼渗透通过栅导体)。新近越来越希望的相邻栅导体之间的间隔具有更高的形状比，还引起其它的一些问题。对更高的形状比的需求是由为了得到低的薄层电阻和恒定收缩的器件尺寸而需要的更高的栅导体叠层引起的。但高的形状比倾向于限制使用成角度的S-D和含卤素的注入剂的能力，还倾向于使介电间隙填充工艺复杂化。为了填充这种高形状比的间隙，要求介质(例如硼磷硅化物玻璃即BPSG)的回流。但这种回流倾向于增加已经关键的热预算，为了实现掺杂分布的调节和避免硼渗透通过栅导体，这又必须包含热预算。在包含栅导体薄层电阻中的困难，由于遇到减小了的截面面积而引起进一步的复杂性。为了降低这一栅导体布线电阻，采用了更高层面的“缝合的”布线(例如缝合的字线)。缝合的布线倾向于增大设计复杂性。因此，本专利技术的主要目的是，为了降低热预算和硼渗透考虑而提供用来生产诸如MOSFET的半导体器件的结构和工艺。本专利技术的另一目的是降低能够得到的形状比，同时保持低的薄层电阻。本专利技术的还一目的是提供一种能够实现这些改进的改善了的MOSFET沟道结构。本专利技术的再一目的是提供一种具有改进了的电学特性，包括降低了的短沟道效应、更低的结电容、降低了的结漏电以及改进了的热载流子可靠性的MOSFET。根据本专利技术，借助于修正用来制造诸如MOSFET的半导体器件的工艺，以便在制造工艺的普通栅侧壁氧化步骤之后提供双功函数掺杂，大幅度降低热预算和硼渗透考虑，达到了下面将明显的这些和其它的目的。利用一种允许降低了的间隙形状比同时保持低的薄层电阻数值的新颖的器件结构，热预算的考虑(亦即，由BPSG介质回流引起的)被进一步明显降低。这一降低了的间隙形状比还缓解了对高度可回流的介电材料的需求，并且若有需要，还方便了成角度的S-D和含卤素的注入剂的使用。还提供了一种用来制造MOSFET沟道、抑制了短沟道效应同时提供了低S-D结电容和漏电流以及抗热载流子效应的横向掺杂分布的新颖结构和工艺。由于本专利技术的工艺允许用氧化物栅帽和氧化物侧壁间隔构成无边界的接触，故本专利技术的另一特点是降低接触柱到栅导体的电容的潜力。本专利技术的工艺和结构的一个重要特点是，S-D结能够与执行的栅导体掺杂无关地被掺杂。除了标准的N+栅NFET和P+栅PFET之外，这种工艺更容易实施N+栅p型场效应晶体管(PFET)和P+栅n型场效应晶体管(NFET)。于是，本专利技术的工艺和结构获得了各种各样的MOSFET结构。对于产品设计者来说，这一灵活性是很有价值的。从结合附图的下列详细描述中，最好地理解了本专利技术。要强调的是，根据通常的做法，附图的各种部件没有按比例绘制。相反，为了清楚起见，各个部件的尺寸被任意地放大或缩小了。其中附图说明图1-9是顺序示意图，示出了用来制造MOSFET结构的本专利技术的改进了的工艺和结构的第一实施例；图10-15是顺序示意图，示出了用来制造MOSFET结构的本专利技术的改进了的工艺和结构的第二实施例；图16示出了从图10-15所示的本专利技术第二实施例得到的MOSFET与常规MOSFET之间的定性比较；以及图17-21是顺序示意图，示出了用来制造具有STI的MOSFET结构的本专利技术的改进了的工艺和结构的第三实施例。下面将描述用来实现本专利技术的改进的各导致明显不同的横向沟道分布和工艺流程的3个示例性实施例。这些差别又导致明显不同的器件行为。要理解的是，对于熟练技术人员来说，还将出现其它的变化，因此，不应该把所公开的示例理解为对保护范围的限制。参照图1-9所示序列的示意图来描述第一实施例。参照图1，在基底晶片2(例如硅晶片)上生长牺牲氧化层1，随之以淀积多晶硅或等效材料层3以及氮化硅(Si3N4)或等效材料层4。多晶硅层3由于稍后将被用作氮化物腐蚀的腐蚀停止层，故此层的掺杂是不关键的。氮化物层4的厚度将决定随后要制作的低电阻率金属栅导体层(例如钨)的厚度。然后用本工业所知的工艺，图形化和制作抬高的浅沟槽隔离(RSTI)区5。在填充RSTI区5之前，最好再次用本工业所知的工艺执行隔离注入。参照图2，通过光刻胶(PR)层7中适当图形化的窗口，对氮化物层4和RSTI区5进行对多晶硅有选择性的诸如反应离子刻蚀(RIE)工艺的定向各向异性腐蚀工艺。结果，在(衬垫)氮化物层4和相邻的RSTI区5中同时形成窗口6。这些窗口6稍后将确定MOSFET栅区和隔离区上的低阻布线沟道。参照图3，然后对暴露的多晶硅层3进行对氮化物和氧化物有选择性的反应离子刻蚀工艺，停止于下方的牺牲氧化层1上。图3的箭头示出了穿通离子注入(PT I/I)。然后进行比较深的亚表面穿通抑制注入8(一种“停止坑”)，以便防止稍后要制作的MOSFET的源和漏之间的穿通。参照图4，然后剥离光刻胶7，并在窗口6的侧壁10上制作间隔9。间隔9最好由含有P型掺杂剂的材料，例如BSG(硼硅玻璃)之类的玻璃组成。然后对沟道进行低能离子注入(I/I)，以便设定MOSFET的阈值电压(Vt)，见图4的箭头，确定沟道掺杂分布或Vt注入11。Vt注入11的边沿偏离多晶硅/氮化物叠层的侧壁10。如从下面的描述可见，这种分布导致邻近S-D扩散层的低的掺杂浓度。这种结构又提供了低的结电容、低的结漏电、以及抗热载流子效应，同时尽量减少了短沟道问题。参照图5，然后对氮化物层4和RSTI区5有选择性地剥离BSG间隔9。然后剥离暴露的氧化物牺牲层1，并在其位置制作栅介电层12。栅介电层12可以由热生长的SiO2、氮化物栅氧化物、或淀积的介电膜组成。栅介电层12还被制作在暴露的多晶硅层3的侧壁13上。参照图6，淀积厚度完全填充窗口6的多晶硅层(或等效材料层)，以形成栅结构14。如所示，多晶硅层首先被整平到衬垫氮化物层4的顶表面，然后对氧化物和氮化物有选择性地被凹下。这一多晶硅凹下操作基本上清理了多晶硅的RSTI区5中的布线沟道。然后对栅结构14的暴露的多晶硅进行离子注入，见图6的箭头，以便设定栅导体的功函数。此注入最好掩蔽并执行二次，以提供双功函数栅掺杂。参照图7，在栅结构14上淀积钨(或诸如钽或钼之类的其它可能的难熔金属或这些难熔金属的硅化物)，填充栅上和形成在RSTI区5中的布线沟道16上确定的空腔。钨层15被整平并对氧化物和氮化物有选择性地凹下。然后淀积CVD(化学汽相淀积)氧化层17并整平，以形成钨层15上的绝缘帽。钨形成低阻栅和布线层。氧化物帽稍后将被用来形成对栅导体无边界的扩散接触。参照图8，用热磷酸腐蚀(或对Si或SiO2有高的选择性的等效的湿本文档来自技高网...

【技术保护点】
一种制造ＭＯＳＦＥＴ结构的工艺，它包含下列步骤： 制作层状结构，它包括覆盖基底晶片的氧化物牺牲层、覆盖氧化物牺牲层的多晶硅层、以及覆盖多晶硅层的氮化物层，其中的层状结构位于相对的抬高了的浅沟槽隔离区之间； 对氮化物层和多晶硅层进行腐蚀，以形成具有延伸到氧化物牺牲层的侧壁的窗口； 在窗口的侧壁上制作间隔； 对基底晶片进行注入，以设定ＭＯＳＦＥＴ的阈值电压； 从窗口剥离间隔和氧化物牺牲层，以暴露基底晶片； 在暴露的基底晶片上制作栅介电层； 用掺杂的栅结构填充窗口的底部； 对掺杂的栅结构进行注入，以设定栅结构的功函数；以及 用难熔金属淀积物覆盖被注入的栅结构。

【技术特征摘要】
US 1999-7-22 09/359,2911．一种制造MOSFET结构的工艺，它包含下列步骤制作层状结构，它包括覆盖基底晶片的氧化物牺牲层、覆盖氧化物牺牲层的多晶硅层、以及覆盖多晶硅层的氮化物层，其中的层状结构位于相对的抬高了的浅沟槽隔离区之间；对氮化物层和多晶硅层进行腐蚀，以形成具有延伸到氧化物牺牲层的侧壁的窗口；在窗口的侧壁上制作间隔；对基底晶片进行注入，以设定MOSFET的阈值电压；从窗口剥离间隔和氧化物牺牲层，以暴露基底晶片；在暴露的基底晶片上制作栅介电层；用掺杂的栅结构填充窗口的底部；对掺杂的栅结构进行注入，以设定栅结构的功函数；以及用难熔金属淀积物覆盖被注入的栅结构。2．权利要求1的工艺，其中的基底晶片由硅组成。3．权利要求1的工艺，其中的氮化物层由Si3N4组成。4．权利要求1的工艺，其中用对硅有选择性的定向各向异性腐蚀工艺，通过图形化在光刻胶层中的窗口，执行氮化物层的腐蚀。5．权利要求4的工艺，其中的定向各向异性腐蚀工艺是反应离子刻蚀工艺。6．权利要求4的工艺，其中用对氮化物和氧化物有选择性的反应离子刻蚀工艺执行多晶硅层的腐蚀。7．权利要求1的工艺，还包含在腐蚀氮化物层和多晶硅层之后，在基底晶片中进行亚表面穿通抑制注入的步骤。8．权利要求1的工艺，其中的间隔由含有P型掺杂剂的材料组成。9．权利要求8的工艺，其中的间隔材料是硼硅玻璃。10．权利要求1的工艺，还包含对基底晶片进行低能注入以设定阈值电压的步骤。11．权利要求1的工艺，其中对基底晶片进行注入以设定阈值电压，还包含使注入偏离窗口的侧壁的步骤。12．权利要求11的工艺，其中的偏离产生邻近侧壁的掺杂浓度低于窗口中央部分的掺杂浓度。13．权利要求1的工艺，还包含在对基底晶片进行注入以设定阈值电压之后，在基底晶片中进行反掺杂注入的步骤。14．权利要求13的工艺，其中在侧壁上制作间隔之前，执行对基底晶片进行注入以设定阈值电压，且其中在侧壁上制作间隔之后，执行反掺杂注入。15．权利要求13的工艺，其中反掺杂注入的形成还包括使反掺杂注入偏离窗口侧壁的步骤。16．权利要求13的工艺，其中用掺杂物执行对基底晶片进行注入以设定阈值电压，且其中用极性与设定阈值电压的掺杂物相反的掺杂物，执行反掺杂注入。17．权利要求13的工艺，其中反掺杂注入与设定阈值电压的注入组合起来产生邻近窗口侧壁的掺杂坑，形成高于窗口中央部分掺杂浓度的邻近侧壁的掺杂浓度。18．权利要求1的工艺，其中的栅介质由包括热生长的SiO2、氮化物栅氧化物和淀积的介电膜等介电材料构成的组中选出的材料组成。19．权利要求1的工艺，其中用掺杂的栅结构对窗口底部的填充包括下列步骤用多晶硅填充窗口、将多晶硅整平到氮化物层的顶部、以及使整平了的多晶硅凹下以形成栅结构。20．权利要求1的工艺，还包括二次掩蔽和执行掺杂的栅结构的注入、提供双功函数栅掺杂的步骤。21．权利要求1的工艺，其中的难熔金属淀积物选自包括钨、钽、钼、以及钨、钽、钼的硅化物等难熔材料构成的组。22．权利要求1的工艺，还包括使栅结构凹下并在凹下的栅结构上制作绝缘帽的步骤。23．权利要求22的工艺，还包含腐蚀保留在层状结构、难熔金属淀积物和绝缘帽以及相对的抬高的浅沟槽隔离区之间的氮化物层和多晶硅层，形成MOSFET的源/漏接触窗口的步骤。24．权利要求23的工艺，还包含形成延伸在栅结构和抬高的浅沟槽隔离区之间的源/漏延伸注入以及制作源/漏接触窗口侧壁上的间隔的步骤。25．权利要求24的工艺，其中用掺杂类型设定栅结构，且其中与栅结构的掺杂类型设定无关地用掺杂类型设定源/漏延伸注入。26．权利要求24的工艺，还包含在MOSFET结构上制作无边界接触的步骤。27．权利要求26的工艺，其中制作无边界接触包括下列步骤在MOSFET结构上淀积氮化物薄层，使氮化物层与下方的MOSFET结构的部件同形、在容纳无边界接触的区域中对氮化物薄层开窗口、以及在窗口区域上淀积多晶硅层并对多晶硅层图形化以形成容纳MOSFET的接触的着落焊点区。28．一种制造MOSFET结构的工艺，它包含下列步骤制作层状结构，它包括覆盖基底晶片的氧化物牺牲层以及覆盖氧化物牺牲层的氮化物层，其中的层状结构位于相对的浅沟槽隔离区之间；对氮化物层进行腐蚀，以形成具有延伸到氧化物牺牲层的侧壁的窗口；在窗口的侧壁上制作间隔；对基底晶片进行注入，以设定MOSFET的阈值电压；从窗口剥离间隔和氧化物牺牲层，以暴露基底晶片，并在暴露的基底晶片上制作栅介电层；用掺杂的栅结构填充窗口的底部；对掺杂的栅结构进行注入，以设定栅结构的功函数；以及用硅化的淀积物覆盖被注入的栅结构。29．权利要求28的工艺，其中的基底晶片由硅组成。30．权利要求28的工艺，其中的氮化物层由Si3N4组成。31．权利要求28的工艺，其中用对硅有选择性的定向各向异性腐蚀工艺，通过图形化在光刻胶层中的窗口，执行氮化物层的腐蚀。32．权利要求31的工艺，其中的定向各向异性腐蚀工艺是反应离子刻蚀工艺。33．权利要求28的工艺，还包含在腐蚀氮化物层之后，在基底晶片中进行亚表面穿通抑制注入的步骤。34．权利要求28的工艺，其中的间隔由含有P型掺杂剂的材料组成。35．权利要求34的工艺，其中的间隔材料是硼硅玻璃。36．权利要求28的工艺，还包含对基底晶片进行低能注入以设定阈值电压的步骤。37．权利要求28的工艺，其中对基底晶片进行注入以设定阈值电压，还包含使注入偏离窗口侧壁的步骤。38．权利要求37的工艺，其中的偏...

【专利技术属性】
技术研发人员：拉马迪瓦卡鲁尼，杰弗里P甘比诺，杰克A曼德尔曼，拉杰西林戈拉简，
申请(专利权)人：国际商业机器公司，英芬能技术北美公司，
类型：发明
国别省市：US[美国]