耐高压的绝缘体上的硅型半导体器件制造技术

一种ＳＯＩ型半导体器件，夹置绝缘层地层积半导体衬底和作为有源层的第一半导体层，同时在第一半导体层的表面上，形成第二半导体层和有与该第二半导体层不同导电型的第三半导体层，在所述第一半导体层和所述绝缘层的界面上形成有与第一半导体层不同导电型的第四半导体层。该第四半导体层被这样设定，平均单位面积的杂质量大于３×１０↑［１２］／ｃｍ↑［２］，以便即使在第二和第三半导体层之间施加反向偏置电压，也不会完全耗尽。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有电介质隔离结构的SOI型半导体器件，特别涉及提高其耐压特性的技术。作为把半导体集成电路等中各个半导体元件进行相互电隔离的有力方法，采用在作为各半导体元件的有源层的半导体层的底部和侧面部分形成绝缘层的电介质隔离的方法(以下，把这种结构称为‘电介质隔离结构’)。有该电介质隔离结构的SOI(Silicon On Insulator绝缘体上的硅)型半导体器件可以消除在使用以往的pn结隔离的半导体器件中产生了问题，就是说，可以消除通过pn结部分产生的漏电流和产生不需要的寄生双极效果那样的问题，特别有希望应用在耐高压半导体器件、模拟开关使用的半导体器件等方面。作为有这种电介质隔离结构的以往的SOI型半导体器件，例如，可以列举出在日本专利第2896141号公报、日本专利第2878689号公报中披露的半导体器件。图1和图2是表示作为以往的SOI型半导体器件的具体的n型耐高压MOS晶体管的结构的图。图1所示的n型耐高压MOS晶体管100在作为SOI衬底的支撑衬底的半导体衬底101上面形成作为绝缘膜的氧化硅膜102，而且层积作为SOI衬底的有源层的n-型半导体层103。在n-型半导体层103中，为了不受相邻形成的半导体元件的电位影响，通过腐蚀形成深度直至氧化硅膜102的隔离沟104。在该隔离沟104的内部侧面上，形成氧化硅膜105，而且在隔离沟104内通过埋入多晶硅106，将n型半导体层103与周围进行电隔离。由此，利用氧化硅膜102和氧化硅膜105，n-型半导体层103被电介质隔离成岛状。在这样形成的岛状n-型半导体层103的表面上，形成设有栅极氧化膜107、栅极108、用于形成沟道的p型半导体层109、源极112、与源极112连接的形成可包围p型半导体层109的n+型半导体层110、漏极113、与漏极113连接的n+型半导体层111的n型耐高压MOS晶体管。此外，在图1的结构中，图2所示的n型耐高压MOS晶体管150在n-型半导体层103和氧化硅膜102的界面部分上形成n-型半导体层114，同时在n-型半导体层103和氧化硅膜105的界面部分上形成n+型半导体层115，其上部可与漏极的n+型半导体层111的下部接触。其中，使n-型半导体层114、n+型半导体层115的杂质浓度小，由此，可提耐高压性，以便在n-型半导体层103底面和侧面上也可以形成耗尽层。在两图所示的n型耐高压MOS晶体管100、150中，对作为支撑衬底的半导体衬底101一般施加0V的电位。其中，对p型半导体层109等提供与上述半导体衬底101大致相同的电位，并且，在对与漏极113连接的n+型半导体层111施加正的高电压变为反向偏置的情况下，p型半导体层109和n-型半导体层103构成的pn结二极管变为反向偏置状态。此时，从p型半导体层109和n-型半导体层103的pn结的界面延伸耗尽层。该耗尽层利用对n+型半导体层111施加的正的高电位、对半导体衬底101提供的0V电位和对p型半导体层109等提供的电位，在n-型半导体层103的内部均匀地扩展，使内部电场的集中被缓和。其结果，难以产生n-半导体层103内的电子雪崩击穿。n型耐高压MOS晶体管的耐压特性被n-半导体层103内有无电子雪崩击穿发生来左右，所以通过抑制该电子雪崩击穿，反向耐压性确实提高。但是，在上述以往的耐高压SOI型半导体器件中，特别是与漏极113连接的n+型半导体层111的电位与提供给半导体衬底101的电位相同，并且，在对p型半导体层109施加大的负电压的反向偏置状态情况下，在n-型半导体层103内不能形成充分的耗尽层，容易产生电子雪崩击穿，存在n型耐高压MOS晶体管的反向耐压特性会显著劣化的问题。就是说，对p型半导体层109等提供的电压变为大的负值，并且，在对半导体衬底101提供0V、对n+型半导体层111施加的电压变为0V那样的反向偏置状态中，对n+型半导体层111和半导体衬底101的其中任何一个都施加0V电压，两者之间没有电位差。由于该影响，从p型半导体层109和n-型半导体层103的pn结的界面延伸的耗尽层不能充分延伸至n+型半导体层111下部区域的n-型半导体层103中。因此，n-型半导体层103的内部电场集中，容易发生电子雪崩击穿，n型耐高压MOS晶体管的反向耐压特性极大地劣化。即，在以往的耐高压SOI型半导体器件的结构中，在完全反向偏置状态中，不能维持耐高压性，而在特定的条件下，存在容易发生电子雪崩击穿，耐压特性劣化的问题。鉴于上述问题，本专利技术的目的在于提供在任意的反向偏置状态情况下耐压特性良好的SOI型半导体器件。为了实现上述目的，本专利技术的SOI型半导体器件配有以下结构第一半导体层；第二半导体层，形成在所述第一半导体层的第一主表面侧的一部分上；第三半导体层，其导电型与所述第二半导体层不同，形成在所述第一半导体层的主表面侧的与形成所述第二半导体层的位置隔离的位置上；第四半导体层，其导电型与所述第一半导体层不同，形成在所述第一半导体层的第二主表面侧上；第一绝缘层，形成所述第四半导体层的与所述第一半导体层相反侧的主表面上；其中，即使在所述第二和第三半导体层之间施加反向偏置电压的情况下，所述第四半导体层仍包含未完全耗尽量的杂质。这样，在对第二和第三半导体层施加反向偏置电压的情况下，通过第四半导体层有未完全耗尽的结构，未耗尽的第四半导体层起到使第一半导体层的底部电位基本保持一定的作用，易于在第一半导体层内扩展耗尽层，同时通过对第四半导体层和第一半导体层形成的pn结施加反方向电压，从该pn结部分耗尽层也向第一半导体层侧延伸。其结果，即使将任意的反向偏置状态的电位提供给第二、第三n型半导体层，也可以在第一半导体层的内部均匀地扩大耗尽层，缓和内部电场的集中，可以提供显示良好的反向耐压特性的耐高压SOI型半导体器件。其中，期望所述第四半导体层的平均单位面积的杂质量大于3×1012/cm2，或大于所述第一半导体层的平均单位面积杂质量的1.5倍以上。由此，可以阻止第四半导体层被完全耗尽，通过反向偏置由第四半导体层和第一半导体层形成的pn结上产生的耗尽层被宽阔地形成在第一半导体层层，有助于第一半导体层内耗尽层的均匀扩展。此外，在包围所述第一半导体层的所述第二和第三半导体层的周围，通过形成深度达到所述第一绝缘层的隔离沟，同时在所述隔离沟的内部侧面上形成第二绝缘层，即使形成邻接同一半导体衬底的其它半导体元件，也可以不受其电位的影响，可以稳定工作。其中，在所述第一半导体层和所述隔离沟的内部侧面形成的所述第二绝缘层的界面上，如果形成与所述第四半导体层相同导电型的第五半导体层，那么利用第一半导体层和第五半导体层来进行pn结隔离，更难受到相邻半导体元件的电位影响。此外，在上述隔离沟中埋入导电性部件，在该导电性部件上设置电极，如果在该电极上例如施加与第一绝缘层上施加的电压相同电位的电压，那么在该部分中就会被电屏蔽，更难受到周围电位的影响。参照说明本专利技术特定实施例的附图，从以下论述中，本专利技术的这些和其它目的、优点和特性将变得明确。在附图中图1是表示有电介质隔离结构的以往的SOI型半导体器件的n型耐高压MOS晶体管结构的图。图2是表示有电介质隔离结构的以往的另一SOI型半导体本文档来自技高网...

【技术保护点】
一种ＳＯＩ型半导体器件，其特征在于，配有以下结构： .第一半导体层； .第二半导体层，形成在所述第一半导体层的第一主表面侧的一部分上； .第三半导体层，其导电型与所述第二半导体层不同，形成在所述第一半导体层的主表面侧的与形成所述第二半导体层的位置隔离的位置上； .第四半导体层，其导电型与所述第一半导体层不同，形成在所述第一半导体层的第二主表面侧上； .第一绝缘层，形成在所述第四半导体层的与所述第一半导体层相反侧的主表面上； 其中，即使在所述第二和第三半导体层之间施加反向偏置电压的情况下，所述第四半导体层仍包含未完全耗尽量的杂质。

【技术特征摘要】
JP 1999-8-31 246252/991．一种SOI型半导体器件，其特征在于，配有以下结构·第一半导体层；·第二半导体层，形成在所述第一半导体层的第一主表面侧的一部分上；·第三半导体层，其导电型与所述第二半导体层不同，形成在所述第一半导体层的主表面侧的与形成所述第二半导体层的位置隔离的位置上；·第四半导体层，其导电型与所述第一半导体层不同，形成在所述第一半导体层的第二主表面侧上；·第一绝缘层，形成在所述第四半导体层的与所述第一半导体层相反侧的主表面上；其中，即使在所述第二和第三半导体层之间施加反向偏置电压的情况下，所述第四半导体层仍包含未完全耗尽量的杂质。2．加权利要求1所述的SOI型半导体器件，其特征在于，所述第四半导体层的平均单位面积的杂质量大于3×1012/cm2。3．如权利要求1所述的SOI型半导体器件，其特征在于，所述第四半导体层的平均单位面积的杂质量大于所述第一半导体层的平均单位面积杂质量的1.5倍以上。4．如权利要求1所述的SOI型半导体器件，其特征在于，所述第一半导体层的平均单位面积杂质量在5×1014/cm2以上，1×1015/cm2以下。5．如权利要求1所述的SOI型半导体器件，其特征在于，在所述第一半导体层的包围所述第二和第三半导体层的周围，形成达到所述第一绝缘层深度的隔离沟，并在所述隔离沟的内部侧面上形成第二绝缘层。6．如权利要求5所述的SOI型半导体器件，其特征在于，在所述第一半导体层和所述隔离沟的内部侧面上形成的所述第二绝缘层的界面上，形成与所述第四半导...

【专利技术属性】
技术研发人员：上本康裕，山下胜重，三浦孝，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]