半导体器件制造技术

在硅衬底１的ｐ阱２ａ的表面上形成包括栅电极４ａ的驱动晶体管Ｔ３。为了覆盖该驱动晶体管Ｔ３，形成氧化硅膜７和氮化硅膜８。在该氮化硅膜８上形成层间绝缘膜１１。至少按与栅电极４ａ平面重叠那样来配置接触孔１２ｃ。由此，可以获得进行期望动作并且可缩小存储器单元区域的半导体器件。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件，特别涉及配有静态随机存取存储器(以下记为‘SRAM’)的半导体器件。近年来，为了在携带装置中可以尽量利用电池进行长时间使用，使携带装置中装入的半导体器件节省能量和低电压化日益变得重要。与此相伴，对低消耗功率并且可低电压工作的SRAM的需要不断扩大。为了与这种要求对应，作为SRAM的存储器单元，使用CMOS型存储器单元。CMOS型存储器单元由四个n沟道型MOS晶体管和两个p沟道型MOS晶体管构成。一般来说，在SRAM存储器单元中，使用两个存取晶体管和两个驱动晶体管。在CMOS型存储器单元的情况下，除了这些晶体管以外，作为负载元件，还使用两个负载晶体管。因此，使用附图说明以往的CMOS型存储器单元。参照图19，在硅衬底的表面上，形成由场隔离膜103分隔的元件形成区域120a、120b、120c、120d。在元件形成区域120a中，形成存取晶体管T1、驱动晶体管T3。在元件形成区域120b中，形成存取晶体管T2、驱动晶体管T4。在元件形成区域120c中，形成负载晶体管T5。在元件形成区域120d中，形成负载晶体管T6。形成可横过元件形成区域120a、120b的栅电极104c。此外，形成可横过元件形成区域120a、120c的栅电极104a。形成可横过元件形成区域120b、120d的栅电极104b。形成露出元件形成区域120a表面的接触孔112a、112b、112c。形成露出元件形成区域120b表面的接触孔112d、112e、112f。形成露出元件形成区域120c表面的接触孔112g、112h。形成露出元件形成区域120d表面的接触孔112i、112j。此外，形成露出n阱120b表面的接触孔112k、112m。再有，栅电极104a是相邻的其它存储器单元的栅电极。在一个SRAM中，在硅衬底上形成多个这样的存储器单元。下面，根据图19所示的剖面线ⅩⅩ-ⅩⅩ说明上述存储器单元的制造方法的一例。参照图20，在硅衬底101的预定区域中形成p阱102a。在该p阱102a的表面上，夹入栅极绝缘膜105，以栅极上层绝缘膜106a、106b作为掩模，分别形成栅电极104a、104d。以该栅电极104a、104d和栅极上层绝缘膜106a、106b作为掩模，通过注入例如磷等杂质，分别形成n-漏区109a和n-源区109b。接着，参照图21，例如按照CVD方法形成氧化硅膜(图中未示出)，以便覆盖栅电极104a、104d和栅极上层绝缘膜106a、106b。通过对该氧化硅膜实施各向异性腐蚀，在栅电极104a的两侧面上形成侧壁绝缘膜107a。此外，在栅电极104d的两侧面上分别形成侧壁绝缘膜107b。以该侧壁绝缘膜107a、107b和栅极上层绝缘膜106a、106b作为掩模，通过注入n型杂质，分别形成n+漏区110a、n+源区110b。接着，参照图22，为了覆盖侧壁绝缘膜107a、107b和栅极上层绝缘膜106a、106b，在硅衬底101上按照CVD方法形成由氧化硅膜构成的层间绝缘膜111。在该层间绝缘膜111上形成预定的抗蚀剂图形(图中未示出)。以该抗蚀剂图形作为掩模，通过对层间绝缘膜111实施各向异性腐蚀，形成露出n+漏区110a表面的接触孔112b。此外，形成露出n+源区110b表面的接触孔112c。接着，参照图23，例如按照溅射方法形成由钛膜和氮化钛膜构成的阻挡层金属113，以便覆盖接触孔112a、112c的侧面、底面和层间绝缘膜111的上表面。在该阻挡层金属113上，例如按照CVD方法形成钨膜(图中未示出)。在该钨膜上形成抗蚀剂图形(图中未示出)。以该抗蚀剂图形作为掩模，通过对钨膜和阻挡层金属膜113实施各向异性腐蚀，形成布线层114a、114b、114c。利用以上工艺，完成SRAM存储器单元的主要部分。在上述SRAM的存储器单元中，对于一个存储器单元来说，必须形成六个MOS晶体管。因此，作为负载元件，如果与不采用晶体管的例如其它高阻抗型的存储器单元的情况相比，那么存储器单元的占有面积变大。此外，对于各个晶体管来说，还必须分别设置与晶体管电连接的接触孔。其结果，半导体芯片的尺寸就会变大。因此，为了消除这样的问题，如果采用例如使接触孔更靠近栅电极，缩小元件形成区域的对策，那么存在以下所示的问题。首先，在使接触孔靠近栅电极的情况下，例如在图22所示的工艺中形成接触孔112c时，往往露出栅电极104a。因此，接触孔112c中埋入的钨和栅电极104a就会短路。此外，如果缩小元件形成区域，那么例如在图22所示的工艺中，在形成接触孔112b时，场隔离膜103往往被过度腐蚀。因此，来自接触孔112b中形成的钨插入场隔离膜103的过度腐蚀部分，电流就会向p阱漏泄。因此，不能容易地缩小存储器单元的占有面积，不能进一步缩小芯片尺寸。本专利技术是解决上述问题的专利技术，目的在于获得可以进行期望工作并且进一步缩小芯片尺寸的半导体器件。本专利技术第一方案的半导体器件包括第一导电型区域、元件形成区域、半导体元件、绝缘膜和第一接触孔。第一导电型区域形成在半导体衬底的主表面上。元件形成区域在半导体衬底的主表面上由元件隔离绝缘膜分隔，形成在第一导电型区域的表面上。半导体元件形成在元件形成区域中。绝缘膜按可覆盖半导体元件那样形成在半导体衬底上。第一接触孔形成在绝缘膜中，露出元件形成区域的表面。该半导体元件有电极部分、第二导电型的一对第一杂质区域和第二导电型的第二杂质区域。电极部分按可横过元件形成区域那样来形成。第二导电型的一对第一杂质区域插入电极部分分别形成在元件形成区域的一侧和另一侧。第二导电型的第二杂质区域形成在第一杂质区域内的至少一个区域中，以便包括第一接触孔的接触部分，并有比第一杂质浓度高的第二杂质浓度。在绝缘膜和半导体元件之间，形成与绝缘膜腐蚀特性不同的腐蚀阻止膜，以便覆盖与电极两侧面直接连接的电极部分。第一接触孔按与电极部分平面重叠那样来配置。再有，如果进行平面重叠，那么对于半导体器件的布局图形来说，就称为进行重叠。以下相同。按照这种半导体器件，即使第一接触孔配置在与电极部分平面重叠的位置上，由于利用与电极部分侧面直接连接的腐蚀阻止膜覆盖电极部分，所以通过形成第一接触孔时的腐蚀电极部分的表面未露出，而元件形成区域的表面自对准地露出。因此，电极部分和第一接触孔中埋入的布线材料不会短路。其结果，可获得具有更加缩小的芯片尺寸进行期望工作的半导体器件。最好绝缘膜包括氧化硅膜，腐蚀阻止膜至少包括氮化硅膜。在这种情况下，可以提高绝缘膜腐蚀率与形成第一接触孔时的腐蚀阻止膜的腐蚀率之比(腐蚀选择比)，可以实质上不腐蚀氮化硅膜，而腐蚀氧化硅膜。而且，最好腐蚀阻止膜还包括在氮化硅膜下侧形成的氧化硅膜。在这种情况下，可以进一步提高腐蚀选择比。而且，最好绝缘膜含有可提高腐蚀阻止膜腐蚀选择比的杂质。在这种情况下，可以进一步提高腐蚀选择比。作为这种杂质，磷或硼较好。最好还包括与电极部分隔开间隔，按可横过元件形成区域那样形成的另一电极部分，另一电极部分被至少与侧面直接连接的腐蚀阻止膜覆盖，第一接触孔按与另一电极平面重叠那样来配置。这种情况下，第一接触孔按与另一电极平面重叠那样来配置，可以容易地缩小配有多个电极部分的半导体器件的芯片尺寸。此外，期望电极本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在半导体衬底（１）的主表面上形成的第一导电型区域（２ａ），在所述半导体衬底（１）的主表面上在由元件隔离膜（３）分隔的所述第一导电型区域（２ａ）的表面上形成的元件形成区域（２０ａ～２０ｄ），形成在所述元件形成 区域（２０ａ～２０ｄ）中的预定半导体元件（Ｔ１～Ｔ６），形成在所述半导体衬底（１）上以便覆盖所述半导体元件的绝缘膜（１１），和在所述绝缘膜（１１）上形成的露出所述元件形成区域（２０ａ～２０ｄ）表面的第一接触孔（１２ｃ、１２ｇ）， 其特征在于，所述半导体元件（Ｔ１～Ｔ６）包括：可横过所述元件形成区域（２０ａ～２０ｄ）形成的电极部分（４ａ～４ｅ），夹置所述电极部分（４ａ～４ｅ）且在所述元件形成区域（２０ａ～２０ｄ）的一侧和另一侧上形成的有第一杂质浓度的第二导电型 的一对第一杂质区域（９ａ～９ｄ），和形成在所述第一杂质区域（９ａ～９ｄ）内的至少一个区域中以便包含所述第一接触孔（１２ｃ、１２ｇ）的接触部分且有比所述第一杂质浓度高的第二杂质浓度的第二导电型的第二杂质区域（１０ａ～１０ｄ），在所述绝 缘膜（１１）和所述半导体元件（Ｔ１～Ｔ６）之间，形成与所述绝缘膜（１１）腐蚀特性不同的腐蚀阻止膜（７、８），以便与所述电极部分（４ａ～４ｅ）两侧面直接连接，覆盖所述电极部分（４ａ～４ｅ），所述第一接触孔（１２ｃ、１２ｇ）按与所述电极部分 （４ａ～４ｅ）平面重叠那样来配置。...

【技术特征摘要】
【国外来华专利技术】JP 1999-10-25 302270/991．一种半导体器件，包括在半导体衬底(1)的主表面上形成的第一导电型区域(2a)，在所述半导体衬底(1)的主表面上在由元件隔离膜(3)分隔的所述第一导电型区域(2a)的表面上形成的元件形成区域(20a～20d)，形成在所述元件形成区域(20a～20d)中的预定半导体元件(T1～T6)，形成在所述半导体衬底(1)上以便覆盖所述半导体元件的绝缘膜(11)，和在所述绝缘膜(11)上形成的露出所述元件形成区域(20a～20d)表面的第一接触孔(12c、12g)，其特征在于，所述半导体元件(T1～T6)包括可横过所述元件形成区域(20a～20d)形成的电极部分(4a～4e)，夹置所述电极部分(4a～4e)且在所述元件形成区域(20a～20d)的一侧和另一侧上形成的有第一杂质浓度的第二导电型的一对第一杂质区域(9a～9d)，和形成在所述第一杂质区域(9a～9d)内的至少一个区域中以便包含所述第一接触孔(12c、12g)的接触部分且有比所述第一杂质浓度高的第二杂质浓度的第二导电型的第二杂质区域(10a～10d)，在所述绝缘膜(11)和所述半导体元件(T1～T6)之间，形成与所述绝缘膜(11)腐蚀特性不同的腐蚀阻止膜(7、8)，以便与所述电极部分(4a～4e)两侧面直接连接，覆盖所述电极部分(4a～4e)，所述第一接触孔(12c、12g)按与所述电极部分(4a～4e)平面重叠那样来配置。2．如权利要求1的半导体器件，其特征在于，所述绝缘膜(11)包括氧化硅膜(11)，所述腐蚀阻止膜(7、8)至少包括氮化硅膜。3．如权利要求1的半导体器件，其特征在于，还包括与所述电极部分(4a～4e)隔开间隔，且横过所述元件形成区域(20a～20d)那样形成的另一电极部分(4d)，所述另一电极部分(4d)至少被与侧面直接连接的所述腐蚀阻止膜(7、8)覆盖，所述第一接触孔(12c、12g)按与所述另一电极部分(4d)平面重叠那样来配置。4．如权利要求3的半导体器件，其特征在于，所述电极部分(4a)与所述另一电极部分(4d)的间隔比所述腐蚀阻止膜(7、8)膜厚两倍长，所述腐蚀阻止膜(7、8)的膜厚比所述电极部分(4a)和所述另一电极部分(4d)的高度薄。5．如权利要求1的半导体器件，其特征在于，所述第二杂质区域(10a、10b)通过所述第一接触孔(12c、12g)的所述接触部分导入杂质来形成。6．如权利要求1的半导体器件，其特征在于，还包括形成在所述绝缘膜(11)中不与所述电极部分(4a)平面重叠配置的第二接触孔(12h)，和包括所述第二接触孔(12h)的接触部分，且形成在所述第一杂质区域(9c)内的其它区域中，有比所述第一杂质浓度高的第三杂质浓度的第二导电型的第三杂质区域(10c)，所述半导体元件(T5)是还包括所述第三杂质区域(10c)的晶体管(T5)，所述第三杂质区域(10c)与位于所述第三杂质区域(10c)侧所述电极部分(4a)的侧面正下方的所述半导体衬底(1)的主表面的距离(S1)比所述第二杂质区域(10d)与位于所述第二杂质区域(10d)侧所述电极部分(4a)的侧面正下方的所述半导体衬底(1)的主表面的距离(S2)长。7．如权利要求6的半导体器件，其特征在于，所述元件隔离绝缘膜(3)由所述腐蚀阻止膜(7、8)覆盖，所述第一或第二接触孔(12c、12g、12h)按与所述元件隔离绝缘膜(3)平面重叠那样配置。8．如权利要求1的半导体器件，其特征在于，还包括第三接触孔(12h)，形成在所述绝缘膜(11)中，按与所述电极部分(4e)平面重叠那样来配置；和第二导电型的第四杂质区域(10c)，包括所述第三接触孔(12h)的接触部分，且形成在所述第一杂质区域(9c、9d)内的其它区域中，有比所述第一杂质浓度高的第二杂质浓度，所述半导体元件(T5)是还包括所述第四杂质区域(10c)的晶体管(T5)，所述第四杂质区域(10c)与位于所述第四杂质区域(10c)侧所述电极部分(4e)的侧面正下方的所述半导体衬底(1)的主表面的距离(S1)和所述第二杂质区域(10d)与位于所述第二杂质区域...

【专利技术属性】
技术研发人员：芦田基，神谷好一，浜砂荣二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]