多晶粒模组器件制造技术

本发明专利技术为多晶粒模组器件，是多个单元在绝缘基片上电连接的器件。其主要结构为：在多晶粒模组中，该单元部分或全部接线采用接线柱，在绝缘基片端部部分表面形成导电层，并无需插座直接插入封装基片与封装基片的印刷电路板中，以焊锡粘接的结构。现有封装以单列直插封装为主，本发明专利技术可实现双列直插封装的优点。本发明专利技术为垂直装配，占用封装基片面积可减少到１／１０以下，有利于封装基件小型化；从基本结构的简化，还可构造出多种结构和范围较广的应用线路。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
多晶粒模组器件现有的封装范畴都以“SIP”即单列直插封装为主，即封装基片一侧边齐平排列的d1～dm等多个接线端与内部进行电联接的封装形式，其占用的封装基片面积非常庞大；又，一般绝缘基片必须利用一引线框架，来装配到该封装基片上，故生产时所耗费的成本较高、时间较长，非常不具经济效益；因此如何提供一种可解决上述问题之多晶粒模组器件，是为激发本案专利技术人的专利技术动机。有鉴于此，本案专利技术人以其从事相关行业多年经验及不断的思虑研究，终使本专利技术得以诞生，其首要目的在于提供一种多晶粒模组器件，也同时解决了原来技术的缺点；本专利技术系多个单元在绝缘基片上电联接的器件，其主要结构为：在该多晶粒模组中，该单元的部分或全部的接线采用接线柱，并在该绝缘基片端部的部分表面形成导电层，且不需要利用引线框架而可直接插入封装基片与封装基片的印刷电路板中，并以焊锡粘接的结构，从而使本专利技术成本大幅下降，并且重量也相对减轻。现有封装(Package)系以“SIP”(SINGLE IN LINE PACKAGE)为主，即单列直插封装；本专利技术不仅仅为“SIP”，并利用该端部的双面金属可简单的实现“DIP”(DOUBLE IN LINE PACKAGE)即双列直插封装，其可在粘接部分得到双倍的引脚数，故专利技术即达成立体单元分布、实现多单元密度、减少封装基片面积的效果；且，本专利技术利用焊锡粘接至多重布线的封装基片之两面，使本专利技术达到缩小体积之功效；另，本专利技术系为垂直装配，其占用封装基件之面积减少到1/10以下，非常有利于该封装基件之小型化；又，如上所述，从基本结构的简化，使本专利技术很容易构造出多种的结构，并可简单快速的构造出范围较广的应用线路。为方便了解本
技术实现思路
，和所能达成的功效、现配合图式列举一具体实例，详细说明如下：1、绝缘基片-->2、封装基片3、树脂4、焊锡5、接线柱6、晶粒7、接线端8、印刷线路B、C、D、E..单元a、隔离层b、基极c、集电区所使用的外延层d、埋层e、深集电极搀杂层f、射极A、多重布线基片图示说明第一图之(A)为单列直插封装示意图。第一图之(B)为本专利技术示意图。第一图之(A-1)为第一图(A)的纵剖平面示意图。第一图之(B-1)为第一图(B)的纵剖平面示意图。第二图为接线柱电极单元示意图。第三图之(A)为本专利技术与其他单元同时装配于封装基片上的平面示意图。第三图之(B)为第三图(A)的侧视剖面图。第四图之(A)为两面装置元件的绝缘基片放大实例。第四图之(B)为第四图之(A)绝缘基片的局部与封装基片互相接合的实例。第五图之(A)为绝缘基片的单面全部印刷线路示意图。第五图之(B)为绝缘基片的单面部份印刷线路示意图。第六图之(A)为一般晶粒剖面图。第六图之(B)为晶粒用焊锡粘接到绝缘基件局部示意图。-->第六图之(C)为晶粒用焊锡粘接到多重布线基片示意图。请参阅第一图所示，其中第一图(A)可以称为“SIP”(SINGLE IN LINE PACKAGE)，即单列直插封装，为封装基片之一侧边齐平排列的d1～dm等多个接线端与内部进行电联接的封装形式；第一图(B)可称为“DIP”(DOUBLE IN LINE PACKAGE)即双列直插封装，为封装基片2由电联接之端子e1～em，透过机械分离形成梳状，并且该端子表面及内部可有独立的电联接；将图一(A)与(B)相比，由上述可知(B)比(A)多两倍的接线端；用在本专利技术中，因垂直装配于封装基片上，可有效缩小该封装基片的面积；另，将图一(A-1)与(B-1)相比：(A-1)之单元C的电联接端子d1～dm接头为单面构造，故其亦为单面构造；而(B-1)透过绝缘基片1为双面设计的印刷电极或采用多重印刷电路板，其端子e1～em可以从该绝缘基片1两面引出，并且(B-1)之单元C也可以在该绝缘基片1两面构造出来，即达成立体单元分布，实现多单元密度，减少封装基片面积的效果。请参阅第二图所示，其中凸起物为接线柱5电极单元，且d1～dm是以金、银、铜为焊锡等单层、双层或合金之电极。请参阅第三图(A)所示，其中B、C、D、E各为封装基片2上装配的单元配置示例，其中第三图(B)为第三图(A)的侧视剖面图，并作为本专利技术的应用例，透过A图、B图的E作比较，可直觉发现，其所占用封装基片1之面积大幅减小。请参阅第四图(A)所示，该单元b1～bm、单元d1～dm为有接线柱5构造，并装配在绝缘基片1的两侧，其中将该单元b1～bm、单元d1-dm之接线柱5和绝缘基片1间填充导热良好的树脂3，可使该单元达到散热良好的功效；又单元c1～cm为无接线柱构造且与该单元b1～bm、单元d1～dm同样装配在绝缘基片1的两侧；请参阅第四图(B)所示，其中绝缘基片1两面分别的独立电极利用焊锡4粘接到该封装基片2，当然即使是两面电极也不必全部采用独立电极。请参阅第五图(A)所示，在绝缘基片1的配线部分，其中该单面全部或部分做了印刷线路8，并达到了额外的散热片作用；请参阅第五图(B)所示，在实际使用中，一般印刷路8的厚度只有一半，且不能作特定的散热片，如果不是特定使用时，当然可以适用。请参阅第六图所示，其中该第六图(A)所示，其中a表示隔离、b为基极、c为集电区所使用的外延层、d为埋层、e为深集电极搀杂层、f为射极、g1～gm为接线柱5；-->请参阅第六图(B)所示，其为第六图(A)晶粒6接线柱5g1～gm利用焊锡4粘接至绝缘基片1上的局部放大图；又，请参阅第六图(C)所示，其为第六图(A)所示的晶粒6，利用焊锡4粘接至封装基片的多重布线基片A之两面，使本专利技术达到缩小体积的功效。为了说明本专利技术的进步性与实用性，现将优点列举如下：1、绝缘基片可不需要引线框架直接装配到封装基片上，故使成本大幅下降、且重量减轻。2、绝缘基片可垂直装配于封装基片上，故使封装基片面积大幅减少。3、可在绝缘基片两面多重布线，使本专利技术达到缩小体积的功效。4、透过绝缘基片内，部份或全部覆盖金属层，使本专利技术达到简单方便且有效的散热。5、透过绝缘基片为双面设计之印刷电极或采用多重印刷电路板，即达成立体单元分布、实现多单元密度、减少封装基片面积的效果。6、由于无需压焊工艺，故使本专利技术易于大量生产、生产同期缩短。7、具产业利用价值。8、具实用性。以上所述，仅为本专利技术之较佳实例而已，举凡利用本专利技术。技术及方法所做之变化，均应包含于专利技术权利范围。本文档来自技高网...

【技术保护点】
本专利技术是提供一种多晶粒模组器件，是多个单元在绝缘基片上电联接的器件；其特征在于：其引脚采用国际标准并构筑在绝缘基片上的单元全部或部份电极形成引出接线柱，且为该绝缘基片和封装基片间的电联接在该绝缘基片端部单面或双面形成接脚金属层并结合上述 引脚对端部加工，使其可直接用于封装基片的结构。

【技术特征摘要】
1、本发明是提供一种多晶粒模组器件，是多个单元在绝缘基片上电联接的器件；其特征在于：其引脚采用国际标准并构筑在绝缘基片上的单元全部或部份电极形成引出接线柱，且为该绝缘基片和封装基片间的电联接在该绝缘基片端部单面或双面形成接脚金属层并结合上述引脚对端部加工，使其可直接用于封装基片的结构；2、权利要求1所述之多晶粒模组器件，其中该绝缘基片层可多层化；3、权利要求1所述之多晶粒模组器件，其中该绝缘基片上的电联接加入绝缘层，可进行多重布线；4、权利要求1所述之多晶粒模组器件，其中该绝缘基片与封装基片之电联接的金属层可以单面或双面联接；...

【专利技术属性】
技术研发人员：陈庆丰，
申请(专利权)人：绍兴科强半导体有限公司，宁波普罗强生半导体有限公司，
类型：发明
国别省市：11[中国|北京]