高电子迁移率晶体管及其制作方法技术

一种高电子迁移率晶体管，包括ＧａＡＳ衬底、和在其上依次生长的缓冲层、用ＧａＩｎＮＡｓ材料形成的电子沟道层、空间层、势垒层和帽盖层，以及形成在帽盖层上的源和漏电极，和形成在势垒层上的栅极。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及化合物半导体器件，更具体地涉及化合物半导体高电子迁移率晶体管(High Electron-mobility Transistor，HEMT)，以及它们的制作方法。由于对半导体器件工作速度和工作频率的不断增长要求，促使人们不断开发新型的器件来满足这种需要。由化合物半导体异质结构形成的高电子迁移率晶体管(HEMT)就是为满足这种需求提出和发展起来的。附图说明图1(a)为这种化合物半导体器件的典型结构示意图，参见M.R.Melloch，“分子束外延高电子迁移率调制掺杂二维电子气”，固体薄膜，231卷，74页，1993年。首先在半绝缘GaAs衬底上生长一层不掺杂的GaAs缓冲层，然后是一层很薄的非掺杂AlxGa1－xAs空间层，再生长一层n型掺杂的AlxGa1－xAs势垒层，最上面覆盖一层重掺杂的n型GaAs帽盖层，作为表面保护和欧姆接触用。器件工艺类似于GaAs MESFET，用AuGe合金使源漏形成金属化欧姆接触，用干法或湿法选择腐蚀完成顶部的GaAs隔离，然后将Ti-Pt-Au或Al做在AlxGa1－xAs层上形成肖特基势垒。图1(b)为这种结构的能带示意图。它的工作原理为由于禁带宽度不同，在AlxGa1－xAs/GaAs的异质结界面处形成了势阱和势垒，宽禁带半导体AlxGa1－xAs中的自由电子能量高于窄禁带半导体GaAs中的，施主原子留在距离异质结界面很近的AlxGa1－xAs半导体内，电子脱离母体转移到未掺杂的GaAs半导体中，因量子效应和空间电荷效应使这些电子堆积在一个薄层区域内，在非掺杂的GaAs缓冲层上表面形成二维电子气(2DEG)，利用加到栅极上的电势来控制在源漏之间传导电流的电子的数目。从上述可知，由于采用了调制掺杂技术，使得载流子在空间上与其母体(电离杂质)分开，大大降低了库仑散射，因而显著地提高载流子的迁移率。这种HEMT器件已被广泛地应用于毫米波通信技术。要提高HEMT器件的速度，就需要增加2DEG的电子浓度和电子迁移率，需要提高AlxGa1－xAs/GaAs异质界面的导带不连续ΔEc。但是在AlxGa1－xAs中，当x＞0.22时，DX中心大量出现，产生持续光电导现象，严重影响器件性能的进一步提高。为解决这一困难，提高2DEG的电子浓度，人们提出并发展了AlxGa1－xAs/InyGa1－yAs/GaAs结构的PHEMT，采用InyGa1－yAs作为电子沟道层，例子参见J.V.DiLorenzo，B.Lauterwasser，M.P.Zaitlin，“MBE生长PHEMT的应用”，晶体生长，175卷，第1-7页，1997年。由于InGaAs的带隙比GaAs的窄，一方面器件中AlGaAs/InGaAs异质界面处的导带不连续ΔEc大大提高，从而可获得更高的2DEG的电子浓度。另一方面，在保证ΔEc提高的前提下，可以满足AlxGa1－xAs层中x值比上述提到的HEMT器件更低，有效地消除DX中心带来的不利影响。同时InGaAs比GaAs有更高的迁移率和峰值漂移速度。但是InyGa1－yAs电子沟道层与GaAs衬底间的晶格失配随着In组分y的增加而增大(InAs与GaAs的失配为7％)，因此ΔEc的提高有限。同时为防止晶格失配导致材料质量大幅度下降，必须通过在InyGa1－yAs电子沟道层与GaAs衬底间生长应变弛豫的InGaAs缓冲层来消除失配缺陷，释放应力，器件的结构较为复杂，对外延生长的要求十分苛刻。因此，希望能够提供一种无应力的、同时ΔEc大、易于制造、与已知半导体器件兼容性好的高迁移率晶体管。本专利技术的一个目的提供一种迁移率更高的HEMT器件；本专利技术的另一个目的提供一种晶格匹配的、易于制造的HEMT器件；本专利技术的再一个目的提供上述HEMT器件的制作方法。通过本专利技术的HEMT，可以实现上述目的。参照图2，本专利技术的HEMT包括(1)半绝缘GaAs衬底或其他适当材料的衬底。(2)缓冲层这一层为不掺杂的半导体，目的是为获得高质量的外延层，减少衬底中的缺陷对电子沟道层的影响，一般采用厚度为1μm左右的GaAs层。也可采用GaAs/AlGaAs超晶格结构作为缓冲层，这样生长时间可以大大减少，厚度为300nm。本专利技术特别地提出，采用InGaAs/GaAs应变超晶格结构作为缓冲层，通过应力的作用可以更有效地降低来自衬底的缺陷影响，获得高质量的外延表面。(3)电子沟道层为不掺杂的Ga1－xInxNyAs1－y层，是电子运动的通道。为实现与GaAs的晶格匹配，Ga1－xInxNyAs1－y层中的In和N的组分比约为3∶1。厚度在3nm-30nm之间，优选在5nm-25nm之间，更优选在8nm-12nm之间。(4)空间层为不掺杂的AlxGa1－xAs，它的目的是将电离施主与沟道电子隔开，以减少电离杂质散射，进一步提高沟道电子的迁移率。其中x的组分≤0.22，以降低AlxGa1－xA层中的DX中心。典型地厚度为2nm-8nm之间，优选在3nm-5nm之间。(5)势垒层为n型掺杂的AlxGa1－xAs，掺杂的目的是给沟道层提供二维电子气，掺杂浓度约为1017—1019cm-3之间，优选为2×1018cm-3。为了减少电离杂质对2DEG的散射，也可采用δ掺杂。该层与栅电极之间形成肖特基势垒。(6)帽盖层为GaAs或InGaAs，这一层的作用是用来形成欧姆接触，为了有利于欧姆结的形成，通常采用高掺杂，约为1019cm-3以上。这一层还能防止下一层被氧化，对下面的层起到保护作用。(7)源、栅和漏电极采用蒸发或溅射技术制备出源电极和漏电极，通过合金化使之形成金属化欧姆接触；用干法或湿法选择腐蚀完成顶部的GaAs隔离；通过溅射在AlxGa1－xAs层上形成肖特基势垒。其中源电极、漏电极的材料一般为AuGe/Ni，栅电极材料为Al或Ti-Pt-Au。本专利技术的突出优点在于选用GaInNAs半导体作为形成2DEG的电子沟道层。其原因在于(1)通过调节In与N的含量，GaInNAs可以与GaAs实现晶格匹配。在GaInNAs中，随着In含量的增加，合金的晶格常数增加；随着N含量的增加，合金的晶格常数减小；因此调节Ga1-xInxNyAs1-y中的In和N的含量，可以实现与GaAs的匹配。当x≈3y时，GaInNAs的晶格常数与GaAs相同。(2)GaInNAs/AlGaAs界面处的ΔEc远大于InGaAs/AlGaAs界面处的ΔEc，参照图3。这是因为半导体GaInNAs的带隙远小于半导体InGaAs的带隙。由于N和As原子的电负性和原子半径相差很大，N的并入会使得半导体的能带产生很大的变化，所形成的半导体合金的带隙有一个很大的弓形参数(～20eV，而一般的半导体只有1eV)。这样，很少量的N(百分之几)掺入就会使得带隙能量有很大的减小，从而导致GaInNAs的带隙远小于InGaAs的带隙，而GaInNAs/AlGaAs界面处的ΔEc(～450meV)远大于InGaAs/AlGaAs界面处的ΔEc(～300meV)。从而可以产生更高的2DEG电子浓度。(3)GaInNAs半导体可以有比GaAs的更高的峰值迁移率。由于势垒层AlGaAs和电子沟道层GaInNAs的禁带宽度不同，在其异质结界面本文档来自技高网...

【技术保护点】
一种高电子迁移率晶体管，包括ＧａＡｓ衬底，和在其上依次生长的缓冲层、电子沟道层、空间层、势垒层和帽盖层，以及形成在帽盖层上的源和漏电极，和形成在势垒层上的栅极，特征在于用ＧａＩｎＮＡｓ材料形成电子沟道层。

【技术特征摘要】
【国外来华专利技术】1.一种高电子迁移率晶体管，包括GaAs衬底，和在其上依次生长的缓冲层、电子沟道层、空间层、势垒层和帽盖层，以及形成在帽盖层上的源和漏电极，和形成在势垒层上的栅极，特征在于用GaInNAs材料形成电子沟道层。2.根据权利要求1的高电子迁移率晶体管，特征在于所述电子沟道层为半导体Ga1－xInxNyAs1－y，x≈3y，以实现与GaAs的晶格匹配，其厚度在3nm-30nm之间，优选在5nm-25nm之间，更优选在8nm-12nm之间。3.根据权利要求2的高电子迁移率晶体管，特征在于所述缓冲层为1μm左右的GaAs，或者为GaAs/AlGaAs超晶格；4.根据权利要求2的高电子迁移率晶体管，特征在于所述缓冲层采用GaAs/InGaAs/GaAs应变缓冲层，In的组分在0.2-0.25，。5.根据权利要求4的高电子迁移率晶体管，特征在于所述应变缓冲层的具体结构为，首先是约300nm的GaAs，然后是一组或多组厚度约为2nm-4nm的InGaAs和厚度约为3nm-10nm的GaA...

【专利技术属性】
技术研发人员：潘钟，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：11[中国|北京]