无损检验方法技术

一种无损检验方法包括：第一步，产生波长范围从３００ｎｍ到１２００ｎｍ的激光，并产生会聚到预定光束直径的激光束；第二步，在生产过程期间，预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验的半导体芯片中形成的ｐ－ｎ结和该ｐ－ｎ结附近时由ＯＢＩＣ现象产生的ＯＢＩＣ（光束感应电流）电流通过的预定电流通路；第三步，在照射激光束时扫描半导体芯片的预定区；第四步，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的ＯＢＩＣ电流感应的磁通；第五步，根据第四步中检测的所述磁通确定包括所述半导体芯片的照射点的电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于在生产过程中对处于晶片状态、处于装配状态等状态下的半导体芯片实行无损检验的方法，更具体地说，涉及一种用于检测或检验具有包括短路、增大电阻或者断线的损耗的部分的方法。
技术介绍
通常，作为半导体芯片中故障和缺陷分析的一部分，这种无损检验技术已经用于以无损方式检测p-n结的缺陷部分。附图说明图15说明了常规的原理。当激光束2照射在p-n结1上时，产生一对电子3和空穴4。它们中的每一个通过p-n结1的空白层的电场和外部电源5的电场流入相反方向。因此，该流动电流因OBIC(光束感应电流)现象而被称为电流。这种OBIC电流6被与p-n结1串联的电流表7作为电流或电流变化检测到。图16说明利用OBIC电流检测缺陷的常规技术的实例。该图给出了在与如图15所示相同结构的p-n结1加速复合的缺陷18。当象激光束21这样的激光束照射在无缺陷部分上时，OBIC电流正如图15所示情况那样的流动。另一方面，当象激光束22这样的激光束22照射在加速复合的缺陷18上时，如果产生电子和空穴对的话，复合会使该电子和空穴对消失，并且没有OBIC电流流动。从而可确定加速复合的缺陷的位置。如日本专利公开No.10-135413的所公开的，在p-n结处的OBIC不仅用来检测p-n结的缺陷，而且用来检测接线中的断线。下面参照图17所示的侧视图和图18所示的平面图本描述该方法。串联连接p-n结1001、1002和1003。形成每个p-n结并联的接线。当由于断开缺陷1028使接线断开时，在激光束照射时，不同于另一个p-n结电流的OBIC电流流向与断开的接线并联的p-n结1002，由此成功地确定断开的接线。还有另一种常规的技术。如Beyer，J等人在应用物理通讯(Appl.Phys.Lett.)第74卷，19期，第2863-2865页(1999)上的所公开的，在进行无损检验以检验半导体衬底杂质浓度的非均匀性的过程中，使用将元件构成为半导体器件之前的半导体衬底(下文称之为未加工晶片)。图19显示一种基本结构。当激光束2照射在未加工晶片200上时，产生一对电子3和空穴4。如果在未加工晶片200中的杂质浓度均匀，这一对电子3和空穴4则立即复合并消失。然而，如果杂质浓度不均匀，OBIC电流6则流动。通过超导量子干涉仪(以下简称SQUID)磁通计12检测由该电流形成的磁通量11。上述的常规技术存在以下问题。在第一种常规技术中，为了首先检测电流变化，检验设备和半导体芯片之间需要电连接，仅在待检验的半导体的生产过程的预处理完成之后，和在结合区完成之后才能进行检验。在结合区完成之后，就是说在完成后处理之后进行检验。然而，在这种情况下，存在着许多电连接的组合，和大量的工艺步骤，并且为连接所作的准备需要较高费用。如果当前的缺陷部分未与电流表电串联，该常规技术是无效的。因此，为了进行无故障地进行检验，必须将电流表与能够通过OBIC电流的结合区电连接。通常，在如图16所示的两个端子之间检测OBIC电流的流动。然而，两个端子的组合的数量与结合区数量的平方成正比明显增加。因此，当结合区的数量增加时、组合的数量就明显增加。为了准备连接，每当目标芯片的类型改变时，必须准备专用夹具并改变连接，因此需要大量的工艺步骤和高成本。此外，如上所述，除增加连接线的组合的数量之外，端子与其它器件和部件的电接线同样影响检验，从而造成使观察结果的解释变复杂的问题。此外，在装配完成之后，检验会使其它器件和部件劣化的可能性使得实际上很难进行该检验。鉴于响应速度，第二种常规技术的问题在于很难将该技术按原样应用于半导体芯片。在Beyer，J等人在应用物理通讯(Appl.Phys.Lett.)第74卷，19期，第2863-2865页(1999)发表的被称为第二种常规技术的参考文献2中，在第2865页第4行被描述为结果的观察目标是未加工晶片的OBIC电流，并且时间常数不大于50ìs。另一方面，在大多数情况下，除非将OBIC电流引向外部，与50ìs相比，半导体芯片中瞬时产生的OBIC电流的衰减进行得非常快。半导体芯片中瞬时产生的OBIC电流的衰减在大多数情况下进行得非常快的原因在于设计半导体芯片中的元件和导线的结构在许多情况能够以高速操作。事实上，设计取决于电容C和电阻R的值的CR时间常数在许多情况下引发半导体芯片的最大效能。因此，半导体芯片中产生的OBIC电流常常随着时间常数衷减。当半导体芯片在例如1GHz工作时，时间常数必须高于1ns。为了检测衰减比1ns快的OBIC电流，SQUID磁通计的响应频率必须高于1GHz。从经济的观点出发，目前可供使用的SQUID磁通计不能检测该磁通量。例如，目前最实用的高温超导DC-SQUID磁通计的响应频率最多是大约1MHz。基于上述常规技术的问题开发了本专利技术。下面从所需要的观点描述这些问题。在生产半导体器件的晶片加工并将其送到市场的过程中，在晶片加工的最后阶段形成结合区之后进行的晶片检验测试是确定芯片单元是否是可用常规检验方法接受的方法。然而，通过获得该后期阶段的产量适应的开发和生产计划。因此，在晶片加工中执行各种监视方法来预测产量。目前最吸引人和最实用的方法是被称为图形缺陷检验方法的方法、检验外来物质和缺陷的方法等等(以下称之为图形缺陷检验方法)。在这种方法中，可使用照射的激光束的反射和扩散，以及次级电子的发射和照射的激光束反射电子来获得缺陷和外来物质的尺寸、形状、频率、分布等等。获得的信息用于监视晶片加工的状态、改进工艺和预测产量。然而，图形缺陷观测方法具有基于其原理上的缺点。也就是说，在这种方法中，观察与构成器件的晶体管、接线等的电特性无关。即只观察到物理上的外来杂质和异形物。因此，关于完成的器件芯片是否可被接受的确定仅是间接确定。根据本专利技术的包括第一步骤，产生波长范围从300nm到1200nm的激光，并产生会聚到预定光束直径的激光束；第二步骤，在生产过程期间，预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验上半导体芯片中形成的p-n结和该p-n结附近时由OBIC现象产生的OBIC电流通过的预定电流通路；第三步骤，在照射激光束时扫描半导体芯片的预定区；第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通；和第五步骤，确定电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷。此时，由电容C和电阻R构成的CR延迟电路也可包含在电流通路中。此外，可将电连接装置设计成施加到半导体芯片衬底的整个顶表面的导电薄膜，该半导体芯片在扩散层具有至少一个接触孔并且在衬底上具有p-n结。也可以设置第五步骤，以至如果在第四步骤的检测的磁通等于或大于没有为正常状态下的OBIC电流设置电流通路的照射点处的预定值，则确定在包括该照射点的电流通路中出现包括短路缺陷的泄漏缺陷，如果在第四步骤中检测的磁通小于为正常状态下的OBIC电流设置电流通路的照射点处的预定值，则确定在包含该照射点的电流通路中出现包括断线缺陷的电阻增加缺陷。如上所述，根据本专利技术的以把激光束照射在p-n结上产生的OBIC电流流过包含作为电流通路一部分的泄漏缺陷的短路部分，以及该电流感应磁通为基础。此外，为使用作为本文档来自技高网...

【技术保护点】
一种无损检验方法，包括： 第一步骤，产生波长范围从３００ｎｍ到１２００ｎｍ的激光，并产生会聚到预定光束直径的激光束； 第二步骤，在生产过程期间，预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验的半导体芯片中形成的ｐ－ｎ结和该ｐ－ｎ结附近时由ＯＢＩＣ现象产生的ＯＢＩＣ（光束感应电流）电流通过的预定电流通路； 第三步骤，在照射激光束时扫描半导体芯片的预定区； 第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的ＯＢＩＣ电流感应的磁通；和 第五步骤，根据第四步骤中检测的所述磁通确定包括所述半导体芯片的照射点的电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷。

【技术特征摘要】
JP 2000-10-26 326820/2000;JP 2001-2-9 33928/2001;J1.一种无损检验方法，包括第一步骤，产生波长范围从300nm到1200nm的激光，并产生会聚到预定光束直径的激光束；第二步骤，在生产过程期间，预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验的半导体芯片中形成的p-n结和该p-n结附近时由OBIC现象产生的OBIC(光束感应电流)电流通过的预定电流通路；第三步骤，在照射激光束时扫描半导体芯片的预定区；第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通；和第五步骤，根据第四步骤中检测的所述磁通确定包括所述半导体芯片的照射点的电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷。2.根据权利要求1所述的无损检验方法，其特征在于所述电流通路包括CR延迟电路，CR延迟电路由包括寄生电容和浮动电容的电容C以及包括寄生电阻的电阻R组成。3.根据权利要求1所述的无损检验方法，其特征在于在所述第二步骤中，所述电连接装置是电流通路，该电流通路包括制造到半导体芯片中的寄生元件，该半导体芯片具有至少一个在衬底中形成p-n结的扩散层区中的接触孔，特别是，施加到衬底的整个顶表面的导电薄膜。4.根据权利要求1所述的无损检验方法，其特征在于当在所述第四步骤中检测的磁通量等于或者大于在合格品或在正常状态下没有为OBIC电流设置电流通路的照射点处的预定标准值时，则在所述第五步骤中确定包含该照射点的所述电流通路存在包括短路缺陷的泄漏缺陷。5.根据权利要求1所述的无损检验方法，其特征在于当在所述第四步骤中检测的磁通量小于在合格品或在正常状态下为OBIC电流设置电流通路的照射点处的预定标准值时，则在所述第五步骤中确定包含该照射点的所述电流通路存在包括断线缺陷的电阻增加缺陷。6.根据权利要求1所述的无损检验方法，其特征在于进一步包括激光束以激光束最受限制的照射点与用于检测磁通的所述磁通检测装置之间固定的相对位置关系扫描半导体芯片的步骤。7.根据权利要求1所述的无损检验方法，其特征在于进一步包括用激光束在所述磁通检测装置和半导体芯片之间相对扫描和相对固定半导体芯片的步骤。8.根据权利要求1所述的无损检验方法，其特征在于所述连接装置连接为施加到衬底的整个顶表面的导电薄膜设置的第一端部，在该衬底上用在与衬底的上表面相对的反向表面设置为OBIC电流拾取部分的第二端部形成半导体芯片的p-n结。9.根据权利要求8所述的无损检验方法，其特征在于在不包括由垂直于穿过衬底平面中点的直线的区域分割线平分的所述第一端部的区域中设置所述第二端部，并将中点与所述第一端点连接。10.根据权利要求3所述的无损检验方法，其特征在于施加到半导体芯片的衬底的整个顶表面的所述导电薄膜是在制造过程期间施加的薄膜。11.根据权利要求1所述的无损检验方法，其特征在于被检验的所述半导体芯片是晶片，通过包括半导体芯片和试验物构成OBIC电流的所述电流通路。12.根据权利要求1所述的无损检验方法，其特征在于被检测的半导体芯片的结...

【专利技术属性】
技术研发人员：二川清，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]