一种半导体结构的制备方法技术

本申请实施例涉及一种半导体结构的制备方法及半导体结构。包括：在硬掩模层上形成第一图案化层，第一图案化层包括第一芯轴以及第二芯轴，第一图案化层基于集成电路的布局形成，集成电路的布局被分解为芯轴区域和非芯轴区域，芯轴区域用于反映布局的特征尺寸，第一芯轴间隔填充于所述芯轴区域，第二芯轴设置于所述非芯轴区域；在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物，侧壁沉积物在硬掩膜层上形成第二图案化层；刻蚀第一芯轴与第二芯轴；基于第二图案化层对硬掩膜层进行图案化，以在硬掩膜层内部被图案化的区域上形成第一沟槽；刻蚀第二图案化层，在第一沟槽内形成填充金属层。采用本申请，能够有效提高机台对半导体结构的对准精度。导体结构的对准精度。导体结构的对准精度。

【技术实现步骤摘要】
一种半导体结构的制备方法


[0001]本申请涉及半导体制造技术，尤其涉及一种半导体结构的制备方法及半导体结构。

技术介绍

[0002]在半导体集成电路的制造过程中，随着半导体制造的技术节点不断往下推进，关键尺寸不断缩小，已经超出了目前主流的光刻技术的物理极限，因此自对准双重成像技术(Self
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alignedDoublePatterning，SADP)应运而生，并得到广泛应用。
[0003]自对准双重成像技术即一次光刻完成后，相继使用非光刻工艺步骤(薄膜沉积、刻蚀等)实现对光刻图形的空间倍频。最后，使用另外一次光刻和刻蚀把多余的图形去掉。

技术实现思路

[0004]针对上述问题，本申请提供一种半导体结构的制备方法及半导体结构，能够有效提高机台对半导体结构的对准精度。
[0005]第一方面，本申请提供一种半导体结构的制备方法，半导体结构包括衬底、硬掩模层、第一图案化层、第二图案化层以及填充金属层，其中，硬掩模层沉积于所述衬底上；
[0006]制备方法包括：
[0007]在硬掩模层上形成所述第一图案化层，第一图案化层包括第一芯轴以及第二芯轴，第一图案化层基于集成电路的布局形成，集成电路的布局被分解为芯轴区域和非芯轴区域，芯轴区域用于反映图像的特征尺寸，第一芯轴间隔填充于芯轴区域，第二芯轴设置于非芯轴区域；
[0008]在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物，侧壁沉积物在硬掩膜层上形成第二图案化层；
[0009]刻蚀第一芯轴与第二芯轴；
[0010]基于第二图案化层对硬掩膜层进行图案化，以在硬掩膜层内部被图案化的区域上形成第一沟槽；
[0011]刻蚀第二图案化层，在第一沟槽内形成填充金属层。
[0012]更进一步的，所述芯轴区域和所述非芯轴区域间隔设置，所述第二芯轴间隔设置于与所述芯轴区域相邻的所述非芯轴区域。
[0013]更进一步的，所述第二芯轴投影于所述硬掩膜层的面积大于所述第一芯轴投影于所述硬掩膜层的面积。
[0014]更进一步的，所述第一芯轴与所述第二芯轴均为非晶半导体条形结构。
[0015]更进一步的，所述半导体结构还包括介质层，所述介质层覆盖于所述第一芯轴的侧面和所述第二芯轴的侧面、所述第一芯轴和所述第二芯轴均背离所述硬掩膜层的第一表面，以及所述第一芯轴和所述第二芯轴结构外的所述硬掩膜层上的第二表面；
[0016]所述在所述第一芯轴的侧壁以及所述第二芯轴的侧壁形成侧壁沉积物，包括：
[0017]对所述介质层进行非等向刻蚀，以形成位于所述第一芯轴侧壁以及所述第二芯轴侧壁的侧壁沉积物；
[0018]其中，所述硬掩模层被暴露于所述侧壁沉积物间。
[0019]更进一步的，所述介质层在所述第一芯轴的侧面、所述第二芯轴的侧面、所述第一表面以及所述第二表面均具有相同的覆盖厚度。
[0020]更进一步的，所述半导体结构还包括牺牲材料层和光刻胶层，所述牺牲材料层沉积于所述硬掩模层上，所述光刻胶层涂布于所述牺牲材料层上；
[0021]所述在所述硬掩模层上形成第一图案化层，包括：
[0022]对所述光刻胶层进行曝光以及显影工艺的处理，以形成第三图案化层；
[0023]基于所述第三图案化层对所述牺牲材料层进行图案化，以形成第四图案化层；
[0024]刻蚀所述第三图案化层，将所述四图案化层确定为所述硬掩模层上所形成的第一图案化层。
[0025]更进一步的，所述衬底为半导体材料。
[0026]更进一步的，所述在所述第一沟槽内形成填充金属层，包括：
[0027]采用大马士革工艺在所述第一沟槽内进行金属填充，以形成填充金属层。
[0028]第二方面，本申请提供一种半导体结构，所述半导体结构采用上述的半导体结构的制备方法制备得到。
[0029]本申请实施例提供的半导体结构的制备方法，在形成有硬掩模层的衬底上，通过在硬掩模层上形成第一芯轴和第二芯轴，将第一芯轴间隔填充于用于反应布局特征尺寸的芯轴区域，将第二芯轴设置于非芯轴区域，随后在第一芯轴的侧壁和第二芯轴的侧壁形成侧壁沉积物，侧壁沉积物形成第二图案化层，之后刻蚀第一芯轴与第二芯轴，并基于第二图案化层图案化硬掩模层，在硬掩模层内部被图案化的区域上形成第一沟槽，最后刻蚀第二图案化层，在第一沟槽内填充金属层。本申请通过在对芯轴区域内的第一芯轴进行侧壁沉积时，还在非芯轴区域上设置第二芯轴并进行侧壁沉积，在不影响图案化布局的情况下，还使得硬掩模层被图案化的区域减少，从而减小硬掩模层内部填充金属层的面积，当机台对半导体结构进行对准操作时，填充金属层面积的减小可以降低金属层的反光效果，从而提升机台的对准精度，降低对准误差。
附图说明
[0030]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0031]图1为根据本申请实施例提供的一种半导体结构的制备方法的流程示意图；
[0032]图2a至图2e为根据本申请实施例提供的一种半导体结构的制备方法的制备过程中的结构示意图；
[0033]图3a至图3b为根据本申请实施例提供的在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物的结构示意图；
[0034]图4为根据本申请实施例提供的在硬掩模层上形成第一图案化层的流程图；
[0035]图5a至图5d为根据本申请实施例提供的在硬掩模层上形成第一图案化层的结构示意图。
[0036]图6为根据本申请实施例提供的一种半导体结构的结构示意图。
具体实施方式
[0037]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0038]相关技术中，随着半导体制造的技术节点不断往下推进，电路图形的关键尺寸不断缩小，超出主流的光刻技术的物理极限，因此自对准双重成像技术应运而生，并得到广泛应用。自对准双重成像的原理是通过空间倍增的方式，在第一次图形周围形成侧壁，并将侧壁作为掩膜刻蚀半导体结构，使半导体结构获得具有更小的关键尺寸的电路图形。
[0039]在集成电路的制造工艺中，需要反复将不同的电路图形图案化至硬掩模层，并将图案化的电路图形以金属层填充，随后通过电路元件连接不同硬掩模层，以使不同硬掩模层间实现电性连接，从而制造出具有集成电路的半导体结构。
[0040]当硬掩膜层内部填充金属层后，机台以此填充金属层的图案化电路图形作为对准基准，在此对准基准上进行后续的修正工艺以完成电路的制作。由于硬掩模层内部填充的金属层面积较大，机台对准时金属层将产生较大的反光，导致机台无法精确地识别硬掩模层上图形的位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，所述半导体结构包括衬底、硬掩模层、第一图案化层、第二图案化层以及填充金属层，其中，所述硬掩模层沉积于所述衬底上；所述制备方法包括：在所述硬掩模层上形成所述第一图案化层，所述第一图案化层包括第一芯轴以及第二芯轴，所述第一图案化层基于集成电路的布局形成，所述集成电路的布局被分解为芯轴区域和非芯轴区域，所述芯轴区域用于反映布局的特征尺寸，所述第一芯轴间隔填充于所述芯轴区域，所述第二芯轴设置于所述非芯轴区域；在所述第一芯轴的侧壁以及所述第二芯轴的侧壁形成侧壁沉积物，所述侧壁沉积物在所述硬掩膜层上形成第二图案化层；刻蚀所述第一芯轴与所述第二芯轴；基于所述第二图案化层对所述硬掩膜层进行图案化，以在所述硬掩膜层内部被图案化的区域上形成第一沟槽；刻蚀所述第二图案化层，在所述第一沟槽内形成填充金属层。2.如权利要求1所述的制备方法，其特征在于，所述芯轴区域和所述非芯轴区域间隔设置，所述第二芯轴间隔设置于与所述芯轴区域相邻的所述非芯轴区域。3.如权利要求2所述的制备方法，其特征在于，所述第二芯轴投影于所述硬掩膜层的面积大于所述第一芯轴投影于所述硬掩膜层的面积。4.如权利要求2所述的制备方法，其特征在于，所述第一芯轴与所述第二芯轴均为非晶半导体条形结构。5.如权利要求1所述的制备方法，其特征在于，所述半导体结构还包括介质层，所述介质层覆盖于所述第一芯轴的侧面和所述第二芯轴的侧面、所述第一芯...

【专利技术属性】
技术研发人员：游凯，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：