超级自对准的沟-栅双扩散金属氧化物半导体器件制造技术

一种新颖的超自对准（ＳＳＡ）结构和制造方法，利用单光掩模层以限定沟栅垂直功率ＤＭＯＳＦＥＴ的主要特征和尺寸。单主要掩模确定了沟表面尺寸、在沟之间的硅源极－本体台面宽度和硅台面接触区的尺寸和位置。该接触区与沟自对准，消除了在常规的沟型ＤＭＯＳ器件中需要接触区对沟的掩模对准，以避免在制造过程中所产生的栅源短接而施加的限制。还降低了在硅表面上氧化物台阶的高度，从而避免了金属台阶覆盖问题。也降低了多栅极总线台阶高度。所描述的其它的特征包括多晶硅二极管的形成、控制漏极－本体二极管击穿的位置、降低了栅极对漏极的重叠电容，以及利用降低的热集聚处理技术。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
附附图说明图1所示为常规的垂直双扩散MOSFET(DMOS)10，该MOSFET 10具有沟栅(trench gate)11、扩散的P-型本体(body)扩散区(PB)、浅N+源极区12和P+本体接触区13，并形成在N-型外延层Nepi中，在N+衬底上生长。利用对接的接触结构通过源极金属14使源极和本体接触区12，13短接。栅极11埋入在外延层Nepi中腐蚀出的沟15中，进行氧化并填充掺杂的多晶硅。在硅区中沿着沟的侧壁形成该该器件的沟道，该硅区在N+源极到PB本体结到在PB本体和N型外延漏极之间形成的结之间延伸。在常规器件中，同时形成在沟侧壁和底部上的栅氧化物16，由此具有均匀的厚度(除了由于在曲面上压缩氧化效应和在不同的结晶面上的不同的氧化率造成的细微的变化以外)。漏极掺杂在浓度上通常低于PB本体区，以对于任何可适用的电压在漏极中保证显著的贫化扩展而在沟道中形成最小的贫化扩展。在PB本体中更大浓度的掺杂可以避免穿通击穿和短沟道的其它的不希望的效应，这种短沟道通常的有效长度为0.3到1微米。通过对在附图2中所示的电阻分量进行求和确定这种器件的接通电阻，即对它的衬底电阻(Rsub)、它的外延漏极电阻(Repi)、它的沟道电阻(Rch)、它的源极接触电阻(Rc)和它的金属互连电阻(RM)进行求和。在更厚的外延层的情况下在从沟道中流出的电流传播的区域(Repi1)和电流变得均匀的另一区域(Repi2)之间对外延电阻(Repi)再进行细分。RDS＝RM+Rc+Rch+Repi+Rsuh(1)其中Repi＝Repi1+Repi2(2)用作开关的功率MOSFET的主要设计目标是通过同时使它的每个电阻分量最小来实现最低的接通电阻。下面的因素必须考虑1.通过利用更厚的金属层使金属电阻最小化。2.将晶片研磨到尽可能的最薄的尺寸以使衬底的电阻最小。必须在制造的过程中接近最后进行研磨以使操作造成断裂的危险最小。3.在该器件的雪崩击穿电压和接通电阻之间进行必要的折衷。更高的击穿电压要求更厚的浓度更低掺杂的外延层，导致了更高的外延电阻。通常，选择掺杂的外延层以提供能够承受所要求的断态阻断电压(即，它的特定雪崩击穿电压)的最高的掺杂层。4.对于给定的面积通过使沟道的周长最大来使沟道电阻最小。可以将MOSFET的每个单元(cell)构成任何带状或多边形。理想情况下，所选择的形状应该是这样的一种形状，即能够以规则的间距重复的形状以使更多的单元可以在给定的面积中并联。通过并联许多单元并级联地运行它们可以实现非常低的接通电阻。5.更高的单元密度具有的优点是在外延漏极中的电流变得均匀，越接近表面，越充分地利用外延层的传导性，并降低外延电阻的扩展电阻项(Repi1)。通过比较附图3A和附图3B可以看出，更小的单元间距减少了没有电流流经而浪费的面积，以外延层的总厚度的更大的百分比均匀地传导电流。更均匀导通外延层使漏极电阻更低。由于MOSFET沟道导通方程取决于器件的栅极的总的“周长”而不是器件的面积，所以使给定面积的沟栅的周长最大能够降低沟道电阻(Rch)。利用常规的横向MOSFET的沟道电阻方程可以逼近垂直DMOS的沟道电阻。Rch=1μ·Cox·WLch·(VGS-V1)----(3)]]>其中Cox=ϵoxxox----(4)]]>组合提供Rch·W=1μ·Cox·1Lch·(VGS-V1)----(5)]]>利用指标A/W的几何参数值以面积表示，得到如下形式RchA=RchW·AW---(6)]]>RchA=1μ·Cox·1Lch·(VGS-V1)·AW----(7)]]>由于比较理想的是使W最大并使A最小，需要减少指标A/W的数值以降低沟道电阻。为确定各种单元几何形状的A/W，根据沟宽度(沟的表面尺寸YG，区别于“栅极宽度W”)和在沟之间的源极本体“台面(mesa)”的宽度YSB确定面积A和周长W的方程。如附图4A所示，对于表面长度Z的连续带，有A＝Z·(YG+YSB)(8)和W＝2Z (9)形成AW=(YG+YSB)2-----(10)]]>换句话说，对于带状几何形状的A/W仅仅为间距的一半。对于附图4B的方形单元，周长为A＝(YG+YSB)2(11)和W＝4YSB(12)因此AW=(YG+YSB)24YSB-----(13)]]>与带状几何形状相比较，只要当与源极-本体尺寸相比栅极较小时方形单元几何形状具有更低的电阻。由于在常规的沟栅DMOS中，制造较小的沟并不象制造较小的硅台面一样困难，紧密的单元几何形状在性能方面更优越。即使栅极尺寸比源极本体台面尺寸更大，带形几何尺寸仍然具有优越的性能。在实际中这种情况很难实现，特别是在较狭窄的沟栅结构中，在这种较狭窄的沟栅结构中形成源极和本体区并建立与它们所需的接触区的对准公差导致了较宽的台面。只要栅极尺寸Yc和源极本体台面尺寸YSB相等，就使A/W最小而言，这两种几何形状不存在差别。已经发现在沟栅DMOS单元阵列中在方形角落中存在源极，导致了在该器件中的断态泄漏，可能是由沿着沟角上的缺陷或沿着角落上源极的某些扩散增强引起的。对于这种问题的一种解决方案是利用光致抗蚀掩膜阻止N+源极被注入到沟的角落中，如附图4C所示。然而，不幸的是，这种角落区(corner block)的特征降低了该器件的栅极周长并增加了沟道电阻。假设环形形状的源极的宽度为Ys，该宽度必须小于台面的宽度YSB的一半。如图所示，如果我们仅从源极掩模消除角落，则该器件的周长不再是4YSB，而是减少为W＝4·(YSB-YS) (14)因此AW=(YSB+YG)24·(YSB-YS)-----(15)]]>由于角落区引起的预期电阻的损失呈线性，因此如果Ys是YSB的20％，栅极周长将减少20％，因此沟道电阻增加。这种解释是一种最糟糕的情况，因为它假设在角落区中没有导通。而实事上，有些电流流经在角落区，但它们对应于具有更长的长度和可能具有不同的阈值电压的晶体管。此外，当单元成比例地缩小到更小的尺寸时，它不大可能继续利用角落区的概念，因为角落紧密连接在一起。在这种情况下显著减少了源极周长并也减少了接触面积。可以想像，在六边形单元沟型DMOS(参见附图4D)中消除了角落区，这是由于在六边形台面的周边的角度是更小的锐角(实际是钝角)。在另一方面，沟的腐蚀表面并不与在硅中的自然结晶面平行。通过横穿多晶面切割，沟道的表面粗糙度增加，沟道的迁移率降低，并且沟道的电阻增加。尽管有些人在商业性和工业性的杂志中声称了相反的情况，但是六边形单元的填元密度并不好于常规的方形单元设计，导致了完全相同的A/W。因此，为使单元密度最大并使垂直沟栅DMOS的单元间距最本文档来自技高网...

【技术保护点】
一种制造沟型ＭＯＳＦＥＴ的方法，包括： 提供具有表面的半导体材料的本体； 在该表面上形成第一掩模，第一掩模在要在该本体上设置沟之处具有开口； 通过在第一掩模中的开口腐蚀该半导体材料以形成在该半导体本体中的沟； 在该沟中形成第一氧化物层； 将多晶硅引入该沟中； 利用在原位的第一掩模，氧化所暴露的多晶硅表面以在沟的顶部上形成第二氧化物层，该第二氧化物层延伸到该沟之下； 清除第一掩模；以及 将金属层淀积在第二氧化物层的表面和本体的表面上。

【技术特征摘要】
【国外来华专利技术】US 1999-4-22 09/296,9591.一种制造沟型MOSFET的方法，包括提供具有表面的半导体材料的本体；在该表面上形成第一掩模，第一掩模在要在该本体上设置沟之处具有开口；通过在第一掩模中的开口腐蚀该半导体材料以形成在该半导体本体中的沟；在该沟中形成第一氧化物层；将多晶硅引入该沟中；利用在原位的第一掩模，氧化所暴露的多晶硅表面以在沟的顶部上形成第二氧化物层，该第二氧化物层延伸到该沟之下；清除第一掩模；以及将金属层淀积在第二氧化物层的表面和本体的表面上。2.根据权利要求1所述的方法，其中形成第一掩模包括淀积氮化物层。3.根据权利要求2所述的方法，包括在本体的表面和氮化物层之间形成第三氧化物层。4.根据权利要求2所述的方法，其中在清除第一掩模之后仍然至少保留第三氧化物层的一部分。5.根据权利要求4述的方法，包括清除第三氧化物层。6.根据权利要求3所述的方法，其中第二氧化物层比第一和第三氧化物层都更厚。7.根据权利要求1所述的方法，其中第二氧化物层比第一氧化物层更厚。8.根据权利要求1所述的方法，包括在该沟中淀积氧化物并腐蚀该氧化物的背部以形成在该沟的底部上第四氧化物层。9.根据权利要求8所述的方法，其中淀积氧化物包括通过化学汽相淀积法淀积氧化物。10.根据权利要求9所述的方法，其中第二和第四氧化物层中的每层都比第一或第三氧化物层中的每层更厚。11.根据权利要求1所述的方法，包括腐蚀多晶硅直到多晶硅的表面与本体的表面共面。12.根据权利要求1所述的方法，其中提供半导体材料的本体包括在半导体衬底的表面上生长外延层。13.根据权利要求12所述的方法，包括通过第一掩模的固体部分注入第一导电型的掺杂剂以在外延层中形成本体区。14.根据权利要求13所述的方法，包括通过第一掩模的固体部分注入第二导电型的掺杂剂以在外延层中形成源极区。15.根据权利要求1所述的方法，其中将多晶硅引入沟中包括将第一多晶硅层引入沟中；腐蚀第一多晶硅层直到所暴露的第一多晶硅层的表面处于半导体本体的表面之下的水平面中；在第一多晶硅层上引入第二多晶硅层，第二多晶硅层覆盖第一多晶硅和第一掩模。16.根据权利要求1所述的方法，包括在多晶硅层上形成第二掩模，该第二掩模在沟上方具有开口，并包括通过在该第二掩模中开口腐蚀该多晶硅层，由此多晶硅层的剩余部分横向地延伸在半导体本体的表面上。17.根据权利要求16所述的方法，包括将第一导电型的掺杂剂注入到多晶硅层的剩余部分中；在多晶硅层的剩余部分上方形成带有开口的第三掩模；通过在第三掩模中的开口将第二导电型的掺杂剂注入到多晶硅层中，由此在多晶硅层的剩余部分中形成PN二极管。18.根据权利要求17所述的方法，包括淀积与半导体本体的表面和多晶硅层的剩余部分相接触的金属层。19.一种制造沟型MOSFET的方法，包括提供具有表面的半导体材料的本体；在该表面上形成第一掩模，第一掩模在要在该本体上设置沟之处具有开口；通过在第一掩模中的开口腐蚀该半导体材料以形成在该半导体本体中的沟；在该沟中淀积氧化物；腐蚀该氧化物以在该沟的底部上形成第一氧化物层；在该沟的侧壁上形成第二氧化物层，该第一氧化物层比第二氧化物层更厚；以及将多晶硅引入到该沟中。20.根据权利要求19所述的方法，包括氧化所暴露的多晶硅的表面以在该沟的顶部形成第三氧化物层，该第三氧化物层向下延伸到该沟并比第一氧化物层更厚。21.根据权利要求20所述的方法，包括将第一导电型的掺杂剂引入到半导体本体中以形成本体区，该本体区的结与第一氧化物层的上表面处于同一水平面。22.一种沟-栅功率MOSFET，包括具有在其中形成沟的半导体本体，该沟的壁与在沟的角落上的半导体本体的主表面相交，该半导体本体包括在该沟和本体主表面附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及与本体区形成结的第一导电型的漏极区；以及设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚；以及与半导体本体的顶部表面相接触的金属层，在金属层和顶部表面之间的...

【专利技术属性】
技术研发人员：理查德K威廉斯，韦恩格拉博斯基，
申请(专利权)人：理查德K威廉斯，韦恩格拉博斯基，
类型：发明
国别省市：US[美国]