用于宽间隙基片接合的多层集成电路制造技术

集成电路（３０）包括具有蚀刻面和非蚀刻面的基片（１０）。蚀刻面包含电路元件（２２，２４）而非蚀刻面包含接合面（１８）。非蚀刻面位于与蚀刻面相距预定高度（１２）之处。将此集成电路（３０）与另一个基片接合，从而在基片间形成最好被抽为真空并气密密封的宽间隙。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于接合基片、从而在基片的各部分之间形成宽间隙空间的微加工方法。更具体地说，本专利技术涉及利用上述宽间隙空间的系统。在利用接合的基片的若干应用中，各个接合的基片间需要紧密控制的间隙或空间，用于热、电气和机械方面的隔离。一个常规的解决方案是在至少一个基片上加上间隔材料以达到预定厚度来提供间隙空间，从而设置间隙。常规的集成电路(IC)制造技术是敷设间隔材料(如溅射金属膜)，这无法淀积到一些应用所需要的大厚度。因为溅射得较厚的金属膜受到应力和剥落的影响，使用常规工艺的间隙距离的大小被限制在小于几微米的厚度。然而，一些应用要求基片之间有很大的间隙，例如提供高压隔离或绝缘。为了保证长期的可靠性，接合基片的间隙内空间最好被抽空空气，并在产品的使用期限内保持该空间中为真空。任何由溅射金属膜的应力或剥落引起的缺陷都可能导致漏泄而破坏真空，并最终导致产品可能失效。或者，另一种常规的制作厚间隙的方法是通过电镀至少一个基片从而在整个基片上面有一层厚的间隔材料。然后，蚀刻该间隔材料，仅留下接合间隔区。可是蚀刻电镀层会损坏其它材料，如之前就敷设到基片上的薄膜层。因此，电镀已经不是一种有效的选择。在将分离的基片接合在一起时，最好在接合起来的基片之间有能够承载信号和电力的互连。通过加入间隔材料(如溅射金属膜或电镀金属)就很难建立那种互连，因为建立互连时必须要补偿间隔材料的附加厚度。因此，需要有一种接合采用相同或不同技术的各种基片的新方法，这种方法实现宽间隔空间，并且最好能提供密封性，而且还最好易于在接合的基片间形成互连。附图说明图1是结合了本专利技术各方面的集成电路的示范实施例。图2是图1中的示范实施例的剖面图。图3是采用了利用本专利技术实施的多层集成电路的经过微加工的系统的第一示范实施例。图4是具有两个利用本专利技术实施的多层集成电路的经过微加工的系统的第二示范实施例。图5是具有两个利用本专利技术实施的多层集成电路的经过微加工的系统的第三示范实施例。图6是采用通过本专利技术实施的多层集成电路以构成压力传感器的经过微加工的系统的第四示范实施例。图7是采用通过本专利技术实施的多层集成电路以构成显示装置的经过微加工的系统的第五示范实施例。图8是采用通过本专利技术实施的多层集成电路以构成海量存储装置的经过微加工的系统的第六示范实施例。图9-17是用来制造结合本专利技术几个方面的多层集成电路的示范加工步骤。图18是接合多层集成电路而形成宽间隙空间的示范加工步骤。图19是制造本专利技术实施例的加工过程的示范流程图。本专利技术的半导体器件可应用于范围很广的半导体器件技术，且可以用各种半导体材料来制造。因为目前大多数市面上的半导体器件都是在硅基片中制造的，且本专利技术最常见的应用都涉及到硅基片，所以下面的描述讨论几个在硅基片中实现的本专利技术的半导体器件的当前最佳实施例。但是，本专利技术还可以有利地应用于砷化镓、锗及其它半导体材料。因此，本专利技术并不局限于在硅半导体材料中制造的那些器件，而是包括在一种或多种可用半导体材料中制造的那些器件以及本领域的技术人员可用的技术，如采用玻璃基片上多晶硅的薄膜晶体管(TFT)技术。应该指出，附图不是按照真实的比例。而且，电路元件的各个部分也不是按比例绘制的。为了提供一个清晰的图示和对本专利技术的更好理解，某些尺寸相对于其它尺寸有所夸大。另外，尽管此处所示实施例是以二维视图表示的，其中各个区域具有深度和宽度，但是显然，这些区域显示的只是实际上为三维结构的器件的一部分。因此，这些区域在实际器件的制造中具有三个尺寸，包括长度、宽度、高度。而且，虽然本专利技术是通过针对电路元件的最佳实施例来说明的，但这并不意味着这些图示是对本专利技术范围或适用性的限制。也不表示本专利技术的这些电路元件仅限于所示的物理结构。包括这些结构仅仅是为了说明本专利技术在当前的最优实施例中的实用性和应用。多层蚀刻的基片的最简单的实施例是集成电路(IC)，它最好由硅制成，使用半导体薄膜和掺杂材料对蚀刻面进行加工而形成有源或无源电路元件，如晶体管、电阻、电容、电感、电子发射器、光子发射器、二极管等等。本实施例具有的非蚀刻面在距蚀刻面一定的高度上，该高度由材料蚀刻加工的深度来确定。从蚀刻面起、最好经过渐变斜面升高到(无特定取向)非蚀刻面，最好在蚀刻从基片去除的材料的过程中构成一个或多个角度。作为选择，可以在从基片去除材料之后另采用几个蚀刻步骤来构造渐变斜面。最好，IC有一组从蚀刻面延伸到非蚀刻面的连续导电迹线，用于提供与相配的接合基片或外部连接的电气互连。如果不需要基片间的互连，蚀刻面可以和非蚀刻面经过陡峭的斜面而分离，如采用各向同性蚀刻工艺、例如作为本领域的技术人员所熟知的多种工艺之一的干蚀刻所得的结果。本专利技术具有远不止所述内容的许多其它的特征和优点。本领域的技术人员通过参考附图和本专利技术的下列实施例的描述，将理解本专利技术的其它特征和优点。所有这些特征和优点都应该包括在权利要求书所定义的本专利技术的范围内。图1是结合本专利技术几个方面的集成电路(IC)30的示范实施例。IC30包括基片10(最好由具有<100>表面的硅基片构成)，其中蚀刻面包括构成电路元件的半导体薄膜层20。电路元件可以随意地设置在分开的功能区域中，例如逻辑电路22和电子发射器阵列24。或者，电路元件也可以散布在所有薄膜层之中。因此，薄膜层仅被表示成按照实际构造的表示区域，薄膜区域的布局与本专利技术无关，仅表示在附图中以反映基片之间的互连。在本实施例中，IC30具有一组层间导体32，它们沿渐变斜面(<111>晶棱28和<311>晶棱26)从包括电路元件的蚀刻面延伸到非蚀刻面。这些层间导体最好分布在IC30周边附近。作为选择，封口18(最好是气密的)设置在IC30非蚀刻面的周围边缘，而非蚀刻面最好也用来形成和相配基片的表面接合的一部分。图2是图1中所示的IC30的示范实施例的剖面图。基片10的蚀刻面距基片的非蚀刻面为预定深度12。各向异性蚀刻最好仅形成预定深度12，虽然各向异性蚀刻之前的各向同性蚀刻也满足本专利技术的精神和范围。基片10的蚀刻面上已经敷设包含具有诸如逻辑电路22和发射器阵列24之类功能的电路元件的所制造的薄膜层20。在薄膜层的制造过程中，介质层14最好淀积在基片10的蚀刻面、倾斜面和非蚀刻面上，为层间导体16提供绝缘层。渐变斜面在与基片10的非蚀刻面衔接之前表示为沿着<111>晶棱28的第一斜面和沿着<311>晶棱26的较小斜面。基片10的非蚀刻面的外围边缘上还表示有可选的封口30。这可以通过淀积金-硅共晶体来制造，从而提供低温的气密封口。也可以采用其它封口，如硅化钯的粘合剂。最好还采用与封口相同的材料来制作层间导体16，以便将加工步骤、总成本减至最少，并有助于基片之间的互连。图3是采用利用本专利技术实施的多层集成电路的经过微加工的系统的第一示范实施例42。在本实施例中，已蚀刻第一IC30以去除一部分基片材料，然后对半导体薄膜层20进行处理来构成电路元件。IC30的蚀刻面上的电路元件利用导电层16作为层间导体32(见图1)与非蚀刻面耦合。导电层16利用介质层14与基片隔离。如图所示，第一IC3本文档来自技高网...

【技术保护点】
一种集成电路（３０），它包括： 具有蚀刻面和非蚀刻面的基片（１０），所述蚀刻面包含电路元件（２２，２４）而所述非蚀刻面包含接合面（１８），所述非蚀刻面在距离所述蚀刻面预定高度（１２）处。

【技术特征摘要】
US 2001-6-11 09/8798761.一种集成电路(30)，它包括具有蚀刻面和非蚀刻面的基片(10)，所述蚀刻面包含电路元件(22，24)而所述非蚀刻面包含接合面(18)，所述非蚀刻面在距离所述蚀刻面预定高度(12)处。2.如权利要求1所述的集成电路(30)，其特征在于所述蚀刻面和所述非蚀刻面通过渐变斜面分开。3.如权利要求1所述的集成电路(30)，其特征在于它还包括一组位于所述蚀刻面和所述非蚀刻面之间的层间连接(32)。4.如权利要求1所述的集成电路(30)，其特征在于所述非蚀刻面具有设置在所述集成电路周边的封口(18)。5.如权利要求1所述的集成电路(30)，其特征在于所述蚀刻面和所述非蚀刻面之间的所述预定高度(12)在大约2微米到大约400微米之间。6.一种集成电路(30)，它包括基片(10)，它具有包含电路元件(22，24)的第一表面和从所述第一表面经过一段渐变斜面(28)升高的第二表面；以及一组连续的导电迹线(32)，它们从所述第一表面延伸到所述第二表面。7.如权利要求6所述的集成电路(30)，其特征在于第一和第二表面平行于所述基片的<100>晶轴，而所述渐变斜面(28)是沿所述基片(10)的<111>晶轴形成的。8.如权利要求7所述的集成电路(30)，其特征在于所述渐变斜面在与所述第二表面衔接时，至少部分地沿着实质上所述基片(10)的<311>晶轴(26)而形成。9.如权利要求6所述的集成电路(30)，其特征在于所述第一和第二表面之间的所述高度(12)在大约2微米到大约400微米之间。10.如权利要求6所述的集成电路(30)，其特征在于所述电路元件包括电子发射器(24)。11.如权利要求6所述的集成电路(30)，其特征在于它还包括设置在所述第二表面上并且密封所述集成电路(30)周边的气密密封环(18)。12.如权利要求6所述的集成电路(30)，其特征在于它还包括设置在所述基片(10)与所述一组连续的导电迹线(16)之间...

【专利技术属性】
技术研发人员：MJ雷甘，J利贝斯金德，CC哈卢扎克，
申请(专利权)人：惠普公司，
类型：发明
国别省市：US[美国]