用于与时钟信号的边缘同步地工作的半导体存储器件制造技术

命令接收器电路与时钟信号的上升沿或下降沿相同步地接收命令信号。数据输入／输出电路与响应命令信号的接收时序而设置的时钟信号的边缘相同步地开始读取数据的输出和写入数据的输入。由于与时钟信号的两个边缘相同步地接收命令信号，因此当接收速率与现有技术中相同时，可以使时钟周期减半。结果，在安装有半导体存储器件的系统中，可以使系统时钟的频率减半，以减小在系统中的时钟同步电路的功耗，而不减少用于半导体存储器件的数据输入／输出速率。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种时钟同步型半导体存储器件，特别涉及减少安装有半导体存储器件的系统的功耗的技术。
技术介绍
SDRAM(同步DRAM)通常被称为时钟同步型半导体存储器件。作为SDRAM，有SDR(单数据率)型和DDR(双数据率)型两种。SDR-SDRAM与时钟信号CLK的上升沿相同步地接收命令和地址，并且与时钟信号CLK的上升沿相同步地输入/输出数据。DDR-SDRAM与时钟信号的上升沿相同步地接收命令和地址，并且与该时钟信号CLK的上升沿和下降沿相同步地输入/输出数据。图1示出SDR-SDRAM的操作。在本例中，读取脉冲长度被设置为“4”。该读取脉冲长度是响应一个读取命令RD而顺序输出读取数据的数目。首先，一个激活命令ACT被与第一时钟信号CLK相同步地提供到一个存储器组BK0，并且该存储器组BK0被激活(图1(a))。接着，该激活命令ACT被与第二时钟信号CLK相同步地提供到一个存储器组BK1，并且该存储器组BK1被激活(图1(b))。读取命令RD被与第三时钟信号CLK相同步地提供到存储器组BK0。在存储器组BK0中读入的数据D0至D3与内部时钟信号ICLK的上升沿相同步地被数据锁存器顺序地锁存(图1(c))。被数据锁存器锁存的读取数据D0至D3被分别与内容时钟信号ICLK的下一个上升沿相同步地从数据输入/输出端DQ顺序地输出(图1(d))。接着，读取命令RD被与第八个时钟信号CLK相同步地提供到BK1。在存储器组BK1中读入的数据D4至D7被数据锁存器与内容时钟信号ICLK的上升沿相同步地顺序锁存(图1(e))。由数据锁存器锁存的读取数据被与内容时钟信号ICLK的下一个上升沿相同步地分别顺序从数据输入/输出端DQ输出(图1(f))。读取命令RD被再次与第十二个时钟信号CLK相同步地提供到存储器组BK0，并且类似于上文所述，存储器组BK0被操作，并且读取数据D8至D11被与内容时钟信号ICLK的上升沿相同步地顺序从数据输入/输出端DQ输出(图1(g))。图2示出DDR-SDRAM的操作。在本例中，读取脉冲长度被设置为“8”。顺序提及，DDR-SDRAM接收时钟信号CLK和/CLK互补。首先，激活命令ACT被与第一时钟信号CLK相同步地提供到存储器组BK0，并且存储器组BK0被激活(图2(a))。接着，激活命令ACT被与第二时钟信号CLK相同步地提供到存储器组BK1，并且存储器组BK1被激活(图2(b))。读取命令RD被与第三时钟信号CLK相同步地提供到存储器组BK0。在存储器组BK0中读入的数据D0至D7被与内容时钟信号ICLK相同步地以两位为单位输出到并/串转换电路(图2(c))。并/串转换电路顺序地把并行读取数据(例如，D0和D1)转换为串行数据。然后，串行读取数据D0至D7被与互补的内部时钟信号CLKEVEN和CLKODD相同步地从数据输入/输出端DQ输出(图2(d))。即，在DDR-SDRAM中，读取数据D0至D7被与时钟信号CLK的上升沿和下降沿相同步地顺序输出。接着，读取命令RD被与第八时钟信号CLK相同步地提供到存储器组BK1。在存储器组BK1中投入的数据D8至D15被与内部时钟信号ICLK相同步地以两位为单元输出到并/串转换电路(图2(e))。并/串转换电路把该并行读取数据转换为串行数据。然后，串行数据D8至D15被分别与互补的内部时钟信号CLKEVEN和CLKODD相同步地从数据输入/输出端DQ输出(图2(f))。读取命令RD被再次与第12时钟信号CLK相同步地提供到存储器组BK0，并且类似于上文所述，存储器组BK0被操作，并且读取数据D16至D23被与时钟信号CLK相同步地从数据输入/输出端DQ输出(图2(g))。在上文所述的SDR-SDRAM以及DDR-SDRAM在任何时候与时钟信号CLK的上升沿同步地接收命令和地址。因此，控制电路和在SDRAM中的存储器组BK0和BK1与时钟信号CLK的上升沿相同步地工作，并且执行读取操作。另外，在任何时候，第一读取数据的输出与时钟信号CLK的上升沿相同步地开始。对于写入操作，命令和地址被与时钟信号CLK的上升沿相同步地接收，并且与时钟信号CLK的上升沿相同步地开始读取数据的接收，这类似于读取操作。因此，根据常规的SDR-SDRAM和DDR-SDRAM，命令和地址仅仅与时钟信号的上升沿相同步地被输入，并且在SDRAM内部的控制电路和存储器中在参照时钟信号CLK的上升沿的时序上工作。因此，别无选择，只有增加时钟信号CLK的频率，以增加命令的接收速率。但是，当时钟信号CLK的频率增加时，安装有SDRAM的系统的时钟同步电路的功耗也增加。另外，在现有技术中由于SDRAM的内部电路根据参考时钟信号CLK的上升沿的时序而工作，因此不是与时钟信号CLK的下降沿同步地接收命令和地址。假设与时钟信号CLK的下降沿相同步地接收命令和地址，则不可能根据参考时钟CLK的下降沿的时序而操作该内部电路。也就是说，与时钟信号CLK的下降沿相同步地接收命令和地址没有任何优点。
技术实现思路
本专利技术的一个目的是减小安装有半导体存储器件的系统的功耗，而不减小用于半导体存储器件的数据输入/输出速率。根据本专利技术的半导体存储器件的一个方面，命令接收器电路与时钟信号的上升沿和下降沿相同步地接收一个命令信号。时序控制电路设置由数据输入/输出电路在接收该命令信号中响应时钟信号的边缘，分别在时钟信号的上升沿或下降沿开始输出读取数据的时序以及开始输入写入数据时序。数据输入/输出电路与由时序控制电路所设置的边缘(时钟信号的上升沿或下降沿)相同步地开始读取数据的输出和写入数据的输入。例如，在写入操作中，开始输入写入数据的时序响应写入命令信号的接收时序而改变。类似地，在读取操作中，开始输出读取命令的时序响应读取命令信号的接收时序而改变。因此，即使当与时序信号的任何边缘相同步地提供命令信号时，通过响应命令信号的接收时序改变数据输入/输出电路的开始操作时序，可以执行写入操作和读取操作而不延迟数据被输入和输出的时序。例如，在现有技术中，开始仅仅与时钟信号的上升沿相同步地输出读取数据。这被应用于SDR(单数据速率)类型的半导体存储器件，其与时钟信号的一个边缘相同步地输入/输出数据，并且应用于DDR(双数据速率)类型的半导体存储器件，其与时钟信号的两个边缘相同步地输入和输出数据。另外，由于命令接收器电路可以与时钟信号的两个边缘相同步地接收命令信号，当该命令信号的接收速率与现有技术相同时，可以把时钟周期减半。结果，在安装有半导体存储器件的系统中，可以使系统时序的频率减半，并且减小在该系统中时钟同步电路的功率，而减小用于半导体存储器件的数据输入/输出速率。根据本专利技术的半导体存储器件的另一个方面，该数据输入/输出电路包括数据输出部分和数据输入部分。数据输出部分响应单个命令信号，与时钟信号的两个边缘相同步地顺序多次输出该读取数据。而数据输入部分响应单个命令信号，与时钟信号的两个边缘相同步地顺序多次输入该写入数据。在此，在安装具有所谓的脉冲模式的半导体存储器件的系统中，可以减小在该系统中的时钟同步电路的功耗。根据本专利技术的半导体存储器件的另一方面，第一时钟发生器与时钟信号的上升沿相同步地产生第一时钟信号。第本文档来自技高网...

【技术保护点】
一种半导体存储器件，其中包括： 命令接收器电路，用于与时钟信号的上升沿和下降沿相同步地接收一个命令信号； 数据输入／输出电路，用于与所述时钟信号的上升沿和下降沿中的一个相同步地开始读取数据的输出和写入数据的输入； 时序控制电路，用于设置由所述数据输入／输出电路在接收所述命令信号中响应所述时钟信号的边缘，分别在所述时钟信号的上升沿或下降沿开始输出读取数据的时序以及开始写入数据的时序。

【技术特征摘要】
【国外来华专利技术】JP 2001-9-28 300892/20011.一种半导体存储器件，其中包括命令接收器电路，用于与时钟信号的上升沿和下降沿相同步地接收一个命令信号；数据输入/输出电路，用于与所述时钟信号的上升沿和下降沿中的一个相同步地开始读取数据的输出和写入数据的输入；时序控制电路，用于设置由所述数据输入/输出电路在接收所述命令信号中响应所述时钟信号的边缘，分别在所述时钟信号的上升沿或下降沿开始输出读取数据的时序以及开始写入数据的时序。2.根据权利要求1所述的半导体存储器件，其中所述命令接收器电路接收用于执行写入操作的写入命令信号作为所述命令信号；以及所述时序控制电路响应写入命令信号的接收时序设置开始输入写入数据的时序。3.根据权利要求1所述的半导体存储器件，其中所述命令接收器电路接收用于执行读取操作的读取命令信号作为所述命令信号；以及所述时序控制电路响应读取命令信号的接收时序设置开始输出该读取数据的时序。4.根据权利要求1所述的半导体存储器件，其中所述数据输入/输出电路包括数据输出部分，用于响应单个命令信号，与所述时钟信号的两个边缘相同步地顺序多次输出该读取数据；以及数据输入部分，响应单个命令信号，与所述时钟信号的两个边缘相同步地顺序多次输入该写入数据。5.根据权利要求1所述的半导体存储器件，其中进一步包括存储单元阵列；第一时钟发生器，其与所述时钟信号的上升沿相同步地产生第一时钟信号；第二时钟发生器，其与时钟信号的下降沿相同步地产生第二时钟信号；存储器控制电路，其分别与第一时钟信号或第二时钟信号相同步地开始对所述存储单元阵列的读取操作和写入操作；以及时钟选择电路，其在接收命令信号中，响应时钟信号的边缘把所述第一时钟信号或所述第二时钟信号输出到所述存储器控制电路。6.根据权利要求5所述的半导体存储器件，其中所述命令接收电路接收该读取命令信号和写入命令信号作为所述命令信号；以及所述时钟选择电路根据所述命令信号的类型把所述第一时钟信号或所述第二时钟信号输出到所述命令控制电路。7.根据权利要求5所述的半导体存储器件，其中进一步包括第三时钟发生器，其产生第三时钟信号，频率...

【专利技术属性】
技术研发人员：松崎康郎，富田浩由，田口真男，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]