半导体器件及其制造方法技术

本发明专利技术的特征在于：用由勒本松法得到的Ｔｒｉｍ掩模和Ａｌｔ掩模形成具有不同膜厚的栅极后氧化膜的２种微细的ＭＯＳ晶体管。具备：具有栅极宽度Ｌｅ的栅极电极２８、和设置在该栅极电极的周围侧面上的栅极后氧化膜３０的第１　ＭＯＳ晶体管；具有比上述第１　ＭＯＳ晶体管的栅极电极的栅极宽度Ｌｅ小的栅极宽度Ｌｉ的栅极电极３２，和设置在该栅极电极的周围侧面上、至少一部分与上述栅极后氧化膜３０不同的膜厚的栅极后氧化膜３３的第２　ＭＯＳ晶体管。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及含有多种MOS晶体管的。LSI的性能改善得益于工艺技术开发的进展，得益于器件的微型化、因微型化而得到的器件性能的提高和高集成化而取得了急速的发展。器件尺寸的微型化，在主要把图形复制到半导体衬底上边的光刻工艺中，极大地得益于进行图形复制的光的短波长化。光的短波长化，可采用Hg灯泡的g线(436nm)、i线(365nm)、KrF激光(248nm)、ArF激光(193nm)的办法依次进行。此外，对于0.1微米以下的微细加工来说，还研究了使用作为更短波长的F2激光的曝光技术或使用X射线和电子束的直接描画技术。但是，使用更短波长的光学系统、电子系统的曝光和描画装置的开发，还要加上用来实现微型化的机械精度的改善，进一步增加了技术方面的困难度。为此，得益于复制图形的光刻胶材料的改进，和光刻工艺中的照明方法的研究，极限析象清晰度不断地进行改善。此外，在原版(rectile)方面，得益于一种对每个图形都进行光的相位操作而提高晶片上边的光的对比度的被称之为移相法的超高析象技术，一直到光的波长的大约一半以下为止的器件尺寸现在都已可以形成。但是，在移相法中，由于要巧妙地使光进行干涉来实现高对比度，故对于各种各样的图形配置来说，要同样地形成最小器件尺寸是困难的。以下，对被称之为移相法的一种的勒本松(レベンソン)法的超高析象技术进行说明。在勒本松法的情况下，要把移相器配置为使得在原版(掩模)上边的一对图形的两侧光的相位彼此反转，改善对比度。如上所述，勒本松法，由于要使强度大体上同等的光进行干涉以提高对比度，故在超高析象技术之中也成了最为理想的手法之一。但是，当在不形成图形的区域中有存在着移相器的边界部分时，就会与反转的相位的光进行干涉，与图形区域同样地剩下光刻胶图形。为了避免该现象，在勒本松法中，一般除去先前的已形成了移相器的备用掩模(Alt掩模)之外，还要使用被称之为调整掩模(Trim掩模)的原版，最终地进行图形形成。附图说明图13(a)、(b)示出了为形成MOS晶体管的栅极电极而使用的Alt掩模和Trim掩模的一个例子。在图13(a)所示的Alt掩模的情况下，可以采用在石英板上边形成例如由Cr膜构成的遮光部分61，在未设置Cr膜的开口部分62处把该部分的石英板恰好削掉规定厚度的办法形成移相器。图13(b)所示的Trim掩模，在石英板上边仅仅形成由Cr膜构成的遮光部分61。图13(C)示出了使图13(a)、(b)所示的Alt掩模和Trim掩模重叠起来的套刻图象。图13(d)示出的是使Alt掩模和Trim掩模重叠起来，对光刻胶进行曝光，进行显影处理后得到的图形。在图13(d)中，63是为使栅极电极图形化而使用的光刻胶图形，64是MOS晶体管的有源区。其次，用图14(a)、(b)到图17(a)、(b)的剖面图，对借助于勒本松法，制造把内部逻辑电路和DRAM电路集成起来的存储器混合载置LSI时的具体方法进行说明。图14(a)到图17(a)分别示出了内部逻辑电路的一部分的剖面，图14(b)到图17(b)分别示出了DRAM电路的一部分的剖面。另外，在DRAM电路中，省略了STI(浅槽隔离)构造、槽电容器等的图示，仅仅示出了栅极电极的构造。首先，如图14(a)、(b)所示，为了在半导体衬底71上边形成CMOS晶体管，在形成了p阱区域72和n阱区域内部逻辑电路一侧(未画出来)，和器件隔离绝缘膜73之后，在内部逻辑电路一侧和DRAM电路一侧形成栅极绝缘膜74、75。然后，在整个面上形成多晶硅膜76，在其上边形成反射防止膜77，然后，涂敷光刻胶78。其次，用使用勒本松法得到的2块掩模(Alt掩模和Trim掩模)的光刻工艺把栅极电极图形复制到光刻胶78上之后，进行显影处理，象图15(a)、(b)所示那样的形状剩下光刻胶78。其次，如图16(a)、(b)所示，把光刻胶78用做掩模，用各向异性刻蚀技术除去光刻胶78。接着，如图17(a)、(b)所示，在用各向同性刻蚀进行了使反射防止膜77和光刻胶78的尺寸变细的调整处理之后，把它用做掩模对多晶硅膜76进行刻蚀，在内部逻辑电路一侧和DRAM电路一侧形成由多晶硅膜构成的的栅极电极79。之后，用通常的CMOS工艺形成LSI。图18(a)、(b)示出了用在上述方法中使用的Alt掩模和Trim掩模得到的套刻图象，图18(a)示出了内部逻辑电路一侧的图象，图18(b)则示出了DRAM电路一侧的图象。在图18(a)中，图中画上了右下斜线的区域81与Alt掩模对应，画上了左下斜线的区域82则对应于Trim掩模上边的开口部分。此外，在图18(b)中，图中的画上了左下斜线的区域83与Trim掩模上边的开口部分对应。另外，图18(a)中的标号84表示MOS晶体管的有源区。若采用上述现有的方法，在内部逻辑电路一侧，可以形成微细的栅极电极。但是，由于在DRAM电路一侧也要进行光刻胶图形的调整处理，故必须考虑调整量而预先使图形间隔具有余裕。此外，在内部逻辑电路一侧，尽管栅极电极的尺寸可以形成得微细，但是，对于栅极电极的相互间隔来说，与DRAM电路一侧同样，必须预先使之具有余裕地进行设计，在器件的微细化方面存在着问题。然而，为了改善逻辑LSI的性能，强烈要求归因于MOS晶体管的微型化而带来的器件性能的改善。在逻辑LSI的情况下，为使之实现复杂的逻辑，在有的情况下MOS晶体管的图形配置与存储器LSI比较种类繁多，此外，为了实现种类繁多的逻辑就要进行复杂的结线，故MOS晶体管的集成度就变得比存储器LSI还低。由于当该集成度低时就必须把栅极电极形成得微细，故如在图17的工序中所示，借助于使用用各向同性刻蚀使用光刻形成的光刻胶和栅极电极上边的淀积材料变细的手法，使得可以在光的波长的1/3以下这么小的区域内形成最终的栅极电极的尺寸。另一方面，近些年来的半导体工艺中的微细加工技术的发展，实现了器件性能的改善和高集成化。在近些年来，把大容量的存储器混合载置到逻辑LSI上边已成为在系统性能改善上的基干技术。对该混合载置LSI的要求，同时要求在LSI上边设计电源电压不同的多种器件，和用来实现大容量存储器的微细节距的加工技术。当考虑今后的SOC(芯片上边的系统，System On Chip)时，在要求高速性的内部电路的微细MOS晶体管，在外围电路和存储器电路等中使用的MOS晶体管的情况下，前者需要把栅极电极形成得微细，后者虽然需要把栅极电极的栅极宽度形成得某种程度地粗，但是布线节距则要与内部电路同等或更严格。此外，在要求高速性的内部电路的微细MOS晶体管，在外围电路和存储器电路等中使用的MOS晶体管的情况下，出于所使用的电源电压和存储器电路中的严格的保持性能，要求使栅极后氧化膜的膜厚不同，以便可以使栅极电极下部的拐角圆角化的程度发生变化。但是，若使用现有的方法，由于要同时进行所有的MOS晶体管的栅极电极的图形化，而且，作成为使得在所有的MOS晶体管的栅极电极的图形化中使用的掩模材料的调整同时在所有的MOS晶体管中进行，故要设定对于各自的用途最合适的栅极电极的栅极宽度或布线节距、栅极后氧化膜的膜厚是困难的。如上所述，在现有技术的情况下，在使种种MOS晶体管集成化之际，存在着难于设定对于各自的用途最合适的栅极宽度和布线节本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于具备： 具有栅极宽度Ｌｅ的栅极电极、和设置在该栅极电极的周围侧面上的第１栅极后氧化膜的第１ＭＯＳ晶体管； 具有比上述第１ＭＯＳ晶体管的栅极电极的栅极宽度Ｌｅ小的栅极宽度Ｌｉ的栅极电极，和设置在该栅极电极的周围侧面上、至少一部分与上述第１栅极后氧化膜不同的膜厚的第２栅极后氧化膜的第２ＭＯＳ晶体管。

【技术特征摘要】
JP 2001-10-11 314164/20011.一种半导体器件，其特征在于具备具有栅极宽度Le的栅极电极、和设置在该栅极电极的周围侧面上的第1栅极后氧化膜的第1MOS晶体管；具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极，和设置在该栅极电极的周围侧面上、至少一部分与上述第1栅极后氧化膜不同的膜厚的第2栅极后氧化膜的第2MOS晶体管。2.根据权利要求1所述的半导体器件，其特征在于上述第2MOS晶体管具有有源区，在上述第2MOS晶体管的上述第2栅极后氧化膜之内，上述栅极电极的与上述有源区接连的部分的膜厚形成得比上述第1栅极后氧化膜的膜厚更薄。3.根据权利要求1所述的半导体器件，其特征在于上述第2MOS晶体管具有有源区，在上述第2MOS晶体管的上述第2栅极后氧化膜之内，上述栅极电极的与上述有源区接连的部分以外的膜厚形成得与上述第1栅极后氧化膜的膜厚相同。4.一种半导体器件，其特征在于具备具有分别具有栅极宽度Le和相互间隔Se的栅极电极、和设置在这些栅极电极的周围侧面上的第1栅极后氧化膜的多个第1MOS晶体管；具有分别具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li和比上述第1MOS晶体管的相互间隔Se大的相互间隔Si的栅极电极，和具有在该栅极电极的周围侧面上设置、至少一部分与上述第1栅极后氧化膜不同的膜厚的第2栅极后氧化膜的多个第2MOS晶体管。5.根据权利要求4所述的半导体器件，其特征在于上述多个第2MOS晶体管的每一个具有有源区，在上述各个第2MOS晶体管的上述第2栅极后氧化膜之内，上述栅极电极的与上述有源区接连的部分的膜厚形成得比上述第1栅极后氧化膜的膜厚更薄。6.根据权利要求4所述的半导体器件，其特征在于上述多个第2MOS晶体管的每一个具有有源区，在上述第2MOS晶体管的上述第2栅极后氧化膜之内，上述栅极电极的与上述有源区接连的部分以外的膜厚形成得与上述第1栅极后氧化膜的膜厚相同。7.一种半导体器件，其特征在于具备具有加上第1电压的栅极宽度Le的栅极电极、和设置在该栅极电极的周围侧面上的第1栅极后氧化膜的第1MOS晶体管；具有加上比上述第1电压低的第2电压且分别具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极，和具有在该栅极电极的周围侧面上设置、至少一部分与上述第1栅极后氧化膜的膜厚不同的膜厚的第2栅极后氧化膜的第2MOS晶体管。8. 根据权利要求7所述的半导体器件，其特征在于上述第2MOS晶体管具有有源区，在上述第2MOS晶体管的上述第2栅极后氧化膜之内，上述栅极电极的与上述有源区接连的部分及其附近的膜厚形成得比上述第1栅极后氧化膜的膜厚更薄。9.根据权利要求7所述的半导体器件，其特征在于上述第2MOS晶体管具有有源区，在上述第2MOS晶体管的上述第2栅极后氧化膜之内，上述栅极电极的与上述有源区接连的部分及其附近以外的膜厚形成得与上述第1栅极后...

【专利技术属性】
技术研发人员：親松尚人，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]