具有存储多个位的存储单元的半导体存储器及其驱动方法技术

一种晶体管，其特征在于包含： 形成具有一对彼此面对的侧壁（１３ｂ）的凸起（１３ａ）的一种导电类型的半导体衬底（１２）； 制作在凸起的顶部（１３ｃ）上的第一绝缘层（１５ｃ）； 制作在凸起（１３ａ）的相反侧处的所述半导体衬底（１２）表面上的一对反导电类型的源／漏区（ＢＬ１，ＢＬ２）； 各覆盖凸起（１３ａ）的成对侧壁（１３ｂ）之一以及邻接侧壁（１３ｂ）的所述成对源／漏区（ＢＬ１，ＢＬ２）之一的第二绝缘层（１５ａ）； 分别形成在凸起（１３ａ）的成对侧壁（１３ｂ）上，并经由各自第二绝缘层（１５ａ）面对所述成对侧壁（１３ｂ）和所述成对源／漏区（ＢＬ１，ＢＬ２）的一对浮栅（ＦＧ１，ＦＧ２）； 各被制作在所述成对浮栅（ＦＧ１，ＦＧ２）之一上的第三绝缘层（１５ｂ）；以及 经由所述第三绝缘层（１５ｂ）面对所述成对浮栅（ＦＧ１，ＦＧ２），并经由所述第一绝缘层（１５ｃ）面对凸起（１３ａ）的顶部（１３ｃ）的控制栅（ＣＧ）； 在所述成对源／漏区（ＢＬ１，ＢＬ２）之间建立用来写入的电位差，同时，写入电压被施加到控制栅（ＣＧ），从而引起电荷冲击式注入到至少所述成对浮栅（ＦＧ１，ＦＧ２）之一中。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到多位晶体管、采用此晶体管的半导体存储器、以及多位晶体管的驱动方法。更确切地说，本专利技术涉及到可用于具有能分别存储多个位的存储单元的半导体存储器的技术。
技术介绍
当前，包括EEPROM(电可擦可编程只读存储器)的非易失存储器被广泛地应用于例如移动电话。例如，EEPROM通常只能在每个存储单元晶体管中存储1位信息。但为了有助于减小器件的尺寸，最好实现单元晶体管的多位结构，以便能够在单元晶体管中存储2位或更多位信息。举例来说，附图26示出了美国专利No.6011725提出的一种具有多位结构的存储单元晶体管。如所示，单元晶体管1具有所谓的MONOS(金属氮氧化物半导体)结构，此结构由控制栅电极(金属)7、氧化硅层(氧化物)6、氮化硅层(氮化物)5、氧化硅层(氧化物)4、以及P型硅衬底(半导体)2依次构成。在单元晶体管1中，在写入或读出程序的各个阶段中，N型源/漏区3和8各自选择性地成为源或漏电极。换言之，源/漏区3和8用作源电极或漏电极是不确定的。在下列描述中，源/漏区3和8之一(它释放电载流子，在此特定情况下可以是电子)和另一个区将分别被称为源区和漏区。图27A示出了数据如何被写入到存储单元晶体管1。如所示，当适当的正电压VD1和VG1被分别施加到漏区3和控制栅7时，源区8被接地。在此情况下，在源区8与漏区3之间建立起电场，并对电子进行加速，致使在漏区3附近产生热电子。这样产生的热电子由于其与声子的碰撞和控制栅电极7的正电位而跨越氧化硅层4的能量势垒，被注入到氮化硅层5中。由于氮化硅层5是不导电的，故注入到氮化硅层5中的热电子局域在漏区3附近，形成被存储信息的右位9a。此状态代表存储的位状态(1，0)。图27B示出了图27A的源电压与漏电压彼此被互换的状态。如所示，注入到氮化硅层5中的热电子局域在漏区8附近，形成被存储信息的左位9b。这就建立了存储状态(0，1)。图28A-28D示出了用单元晶体管1能够得到的4个不同的逻辑存储状态。如图28A所示，当电子不被存储在右边位置和左边位置中的任何一个中时，状态(1，1)被建立。如图28D所示，当电子被存储在右边位置和左边位置二者中时，状态(0，0)被建立。以这种方式，单元晶体管1能够在其中存储2位数据。但由于除非施加到控制栅7的电压VG1很高，热电子是无法被注入到氮化硅层5中的，故这种数据写入程序是不可取的。更确切地说，为了注入热电子，必须使热电子从硅衬底2的导带隧穿到氧化硅层4的导带。此二个导带之间的能量差约为3.2电子伏(eV)。但热电子在与硅衬底2中的声子碰撞时损失能量，因而即使将3.2V的电压施加到控制栅7，也无法在上述二个导电之间隧穿。因此，施加到控制栅7的电压VG1实际上必须高达12-13V。虽然上述的高电压可望由包括在译码器电路中的未示出的高度耐压的晶体管施加到控制栅7，但这种晶体管无法被小型化，因为小型化可能引起在晶体管源电极与漏电极之间发生穿通。因而存在着不可能用上述现有技术结构来减小包括译码器电路在内的整个EEPROM的芯片尺寸的问题。另一方面，如以下将要更具体地描述的那样，为了从单元晶体管1读出数据，施加到源区8和漏区3的电压相对于写入状态被彼此互换，对漏电流进行测量，同时将各个漏电流与参考电流值进行比较。在图28D所示的状态(0，0)中，电子局域在右位和左位位置处，致使氮化硅层5的电位在4个状态中最低。结果，单元晶体管1的阈值电压变为最高，导致基本上没有漏电流流动。即使当施加到源区8和漏区3的电压被互换，漏电流的数值仍然相同，几乎为零。结果，二个相继测量的漏电流都被确定为大于参考电流。在图31A所示的状态(1，1)中，电子不存在于右位和左位位置9a和9b处，致使氮化硅层5的电位在4个状态中最高。因此，晶体管1的阈值电压在4个状态中变为最低，导致最大的漏电流流动。即使当源区8和漏区3彼此互换时，漏电流的数值仍然相同，为4个状态中最大的。结果，二个相继测量的漏电流都被确定为大于参考电流。另一方面，在图28B和28C分别所示的状态(1，0)和(0，1)中，电子局域在右位和左位位置中的仅仅一处，使单元晶体管1左右方向的电位分布不对称。当施加到源区8和漏区3的电压被互换时，相继测量的漏电流彼此不同。因此，借助于确定二个漏电流中哪一个大于或小于参考电流，就有可能区分状态(1，0)和(0，1)。上述的数据读出的缺点是，当状态(1，0或(0，1)被读取时，区分漏电流的电流窗口比较小。电流窗口指的是借助于在读取状态(1，0)和(0，1)时互换施加到源区和漏区3和8的电压而测得的二个漏电流之间的差。当电子明显地局域在氮化硅层5的右端或左端处时，亦即当单元晶体管1左右方向的电位或电子分布明显地不对称时，电流窗口明确打开。然而，由于电子被分布在一定宽度的氮化硅层5上，故不对称性不明显地出现。确切地说，参见图27A，当为了减小单元的尺寸而减小栅长度L时，右位和左位位置处的电子局域不明显，进一步减小单元晶体管1的不对称性，因而也减小电流窗口。这种小的电流窗口降低了漏电流和参考电流的裕度，从而加剧了写入数据的不正确识别。如以下参照图29将要描述的那样，常规晶体管1的另一个问题是，抗带间隧穿能力低。图29示出了单元晶体管1不被选择的情况。如所示，为了使单元晶体管1不被选择，低于为读出规定的电位的地电位，被施加到控制栅7。另一方面，正电位VD1被施加到被选择的单元晶体管的漏电极。由于正电位VD1对于沿存储器件的列方向的所有单元是公共的，故此正电位也被施加到单元晶体管1的漏区3。在图29所示的情况下，由于控制栅7的电位被降低，故氮化硅层5和漏区3之间的电位差ΔV大于读出情况的。确切地说，当电子局域在氮化硅层5中时，由于电子降低了氮化硅层5的电位，故电位差ΔV进一步增大。若电位差ΔV大，则隧穿电流在漏区3和氮化硅层5之间流动，引起氧化硅层4退化。而且，大的电位差ΔV在漏区3的边沿处产生更强的电场，致使在漏区3与硅衬底2的PN结处容易出现击穿。如圆圈100中放大所示，此击穿引起热空穴和电子成对出现。热空穴102被吸向较低电位侧(氮化硅层5侧)，因而通过氧化硅层4，使层4退化。前述的低的抗带间隧穿，就涉及到上述情况。为了删除存储在单元晶体管中的数据，如图30A所示，存储在氮化硅层5中的电子被拉向漏电极3，或如图30B所示被拉向控制栅7。更具体地说，在图30A中，负电位“L”和正电位“H”分别被施加到控制栅7和漏电极3，致使电子被拉向电位比控制栅的更高的漏电极3。在图30B中，正电位“H”被施加到控制栅7，而漏电极3被接地，致使电子被拉向电位比漏电极3的更高的控制栅7，隧穿电流104于是流动。
技术实现思路
本专利技术的目的是提供一种能够以低于常规多位晶体管的写入电压工作的多位晶体管、采用此晶体管的半导体存储器、以及驱动多位晶体管的方法。根据本专利技术，晶体管包括形成具有一对彼此面对的侧壁的凸起的一种导电类型的半导体衬底。第一绝缘层被制作在凸起的顶部。一对导电类型相反的源/漏区被制作在凸起的相反侧壁处的半导体衬底表面上。第二绝缘层各覆盖凸起的侧壁之一和源/漏区之一。一对浮栅被分别形成凸起的侧壁，并经由各自第二绝缘层分别面对侧壁和源/漏区。第三绝缘层各被制作在浮栅之一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管，其特征在于包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；在所述成对源/漏区(BL1，BL2)之间建立用来写入的电位差，同时，写入电压被施加到控制栅(CG)，从而引起电荷冲击式注入到至少所述成对浮栅(FG1；FG2)之一中。2.一种晶体管，其特征在于包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述成对源/漏区(BL1，BL2)之一的第二绝缘层(15a)；分别形成在凸起(13a)的成对侧壁(13b)上，并经由各自第二绝缘层(15a)面对所述成对侧壁(13b)和所述成对源/漏区(BL1，BL2)的一对浮栅(FG1，FG2)；各被制作在所述成对浮栅(FG1，FG2)之一上的第三绝缘层(15b)；以及经由所述第三绝缘层(15b)面对所述成对浮栅(FG1，FG2)，并经由所述第一绝缘层(15c)面对凸起(13a)的顶部(13c)的控制栅(CG)；以及可选择性地连接到所述成对源/漏区(BL1，BL2)中的任何一个的电容器(51)；使写入电流在所述成对源/漏区(BL1，BL2)之间连续流动，直至预选的电荷量被存储在所述电容器(51)中或从所述电容器(51)释放，从而引起电荷冲击式注入到至少所述成对浮栅(FG1，FG2)之一中。3.根据权利要求1或2的晶体管，其特征在于凸起(13a)具有由虚拟连接所述成对源/漏区(BL1，BL2)的直线确定的根部，此根部的一种导电类型杂质的浓度高于凸起(13a)的其余部分的浓度。4.根据权利要求1、2或3的晶体管，其特征在于在所述源/漏区(BL1，BL2)之间流动的电荷包含电子，电子获得了高于所述第二绝缘层(15a)的电位势垒的能量并被冲击式注入到至少一个所述浮栅(FG1，FG2)中。5.根据权利要求1-4中任何一个的晶体管，其特征在于第一电容由经由各个第二绝缘层(15a)而面对凸起(13a)的一个侧壁(13b)和一个所述源/漏区(BL1，BL2)的所述浮栅(FG1，FG2)形成，第二电容由经由所述第一绝缘层(15c)而面对凸起(13a)顶部(13c)的所述控制栅(CG)形成，第一电容大于第二电容。6.根据权利要求1-5中任何一个的晶体管，其特征在于第三电容由各个经由所述一个第三绝缘层(15b)而面对所述控制栅(CG)的所述浮栅(FG1，FG2)形成。第一电容被容性耦合到第三电容，第二电容大。7.根据权利要求1-6中任何一个的晶体管，其特征在于各个反导电类型区域(17)被制作在凸起(13a)的一个侧壁(13b)上与邻接侧壁的源/漏区(BL1，BL2)相接触。8.根据权利要求1-7中任何一个的晶体管，其特征在于各个所述浮栅(FG1，FG2)至少部分地伸出在凸起(13a)顶部(13c)上方。9.根据权利要求1-8中任何一个的晶体管，其特征在于所述浮栅(FG1，FG2)被构造成使其不覆盖凸起(13a)顶部(13c)。10.一种半导体存储器，其特征在于包含沿列方向和行方向排列的多个单元晶体管(TC)；各个所述多个单元晶体管(TC)包含形成具有一对彼此面对的侧壁(13b)的凸起(13a)的一种导电类型的半导体衬底(12)；制作在凸起的顶部(13c)上的第一绝缘层(15c)；制作在凸起(13a)的相反侧处的所述半导体衬底(12)表面上的一对反导电类型的源/漏区(BL1，BL2)；各覆盖凸起(13a)的成对侧壁(13b)之一以及邻接侧壁(13b)的所述...

【专利技术属性】
技术研发人员：三井田高，
申请(专利权)人：伊诺太科株式会社，
类型：发明
国别省市：