用于不同深度的沟槽隔离的控制井泄漏的方法技术

一种方法，其包括在半导体基底（１０）中形成沟槽（２２）以及在该沟槽（２２）中形成绝缘材料（２４）。该方法进一步包括确定该沟槽（２２）的深度与该沟槽绝缘材料（２４）的厚度的至少其中之一，并且确定离子注入工艺的能量等级，根据确定的该沟槽（２２）的深度与该绝缘材料（２４）的厚度的至少其中之一而通过该绝缘材料（２４）执行该离子注入工艺。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般而言涉及半导体工艺领域，特别涉及一种在半导体器件中控制井泄漏(well leakge)的方法，其中该半导体器件具有不同深度的沟槽隔离。为了确保组件、或者组件群得到适当隔离，现今半导体工艺包括在基底的不同区域中形成浅沟槽隔离(shallow trench isolations，STI)。这些浅沟槽隔离一般通过在半导体基底中蚀刻沟槽、且随后以绝缘材料(亦即绝缘体，如二氧化硅、氮氧化硅、氮化硅，或其它类似材料)填充该沟槽而形成。在形成沟槽隔离之后，通常执行离子注入工艺，以通过该沟槽隔离而将掺杂的离子注入至在沟槽隔离底之下的基底。此注入工艺的目的，有时称作“沟道阻挡”注入，在于帮助确保半导体器件得到适当隔离。简言之，此注入有助于避免所不希望的电子迁移超过特定界限。所使用的掺杂原子的类型以及离子注入工艺中所使用的不同能量等级，则依所构造的组件而有所不同。例如，对N沟道金属氧化物半导体(NMOS)组件而言，沟道阻挡注入可包括P型掺杂材料，如硼。对P沟道金属氧化物半导体(PMOS)组件而言，沟道阻挡注入可包括N型掺杂材料，如砷或磷。希望以这种方式完成注入工艺沟道阻挡注入的峰值浓度位于沟槽隔离的底部或稍低于沟槽隔离的底部。当然，后续的热处理工艺可导致掺杂原子在某种程度上迁移。形成沟道阻挡注入所使用的注入工艺的参数根据所设想的沟槽深度和/或绝缘材料(通过该绝缘材料来执行沟道阻挡注入)的厚度而定。然而，不同的制造参数可能从负面上影响可接受的(或者至少是较为有效的)沟道阻挡注入的形成。例如由于操作者的误差、用以形成沟槽的蚀刻工具的差异等等原因，所形成的沟槽深度可能会大于或小于在所预期的数值，其中该蚀刻工具用以形成沟槽等。此外，由于在抛光或形成该绝缘材料中的误差等，形成于沟槽中的绝缘材料(通过该绝缘材料来执行该沟道阻挡注入工艺)的厚度可能比预期的较厚或者较薄。上述各种差异(若未考虑到)会导致较无效的沟道阻挡注入的形成，并从而导致较无效的半导体器件的隔离的形成。例如，若所形成的沟槽的深度大于所预期的，和/或在沟槽中绝缘材料的厚度大于所预期的，根据沟槽深度与绝缘材料的厚度所使用的设计参数而执行的沟道阻挡注入工艺将导致注入无法穿透至基底，达到原本所希望的深度。相反地，若所形成的沟槽太浅和/或所形成的绝缘材料的厚度少于所预期的，最终在基底中所形成的沟道阻挡注入就会比原本所希望的更深。况且，在现今的半导体制造中(其中随着集成电路装置封装得更密集，沟槽隔离的宽度在减少)，沟道阻挡注入的适当形成变得甚至更为重要。本专利技术目的在于一种构成半导体器件的方法，其将上述的若干问题或全部问题减至最少。本专利技术可通过以下的说明并结合附图而了解，其中相同的参考数字表示相同的组件，并且其中附图说明图1为一个示例性的原有技术的半导体器件的剖面图，该半导体器件形成于半导体基底之上；图2为沟槽隔离结构的一个示例性实施例的放大剖视图；图3为一个流程图，其说明本专利技术的一个示例性实施例；以及图4说明可与本专利技术一起使用的一个系统的示例性实施例。虽然本专利技术易于有不同的变型与替代的型式，但仍通过附图来显示若干示例性的实施例并对其详加说明。然而，应了解本文中对特定实施例的说明并非意在将本专利技术限制为所描述的特定型式，相反地，本专利技术应涵盖由所附权利要求书所界定的本专利技术的精神与范畴内的所有变型、等效与替代方案。专利技术实施方案本专利技术的实施例说明如下。为了清楚起见，并非实际实施方案的所有特征均描述于本说明书中。当然应了解在开发任何这样的实际实施方案时，必须作出数目众多的依实施方案而定的决定，以达到开发人员的特定目标，如符合系统相关以及业务相关的限制，这种限制将依不同的实施方案而异。还应了解，这种开发工作可能是复杂并且耗时的，但是对从本文中获益的本领域一般技术人员而言，这种开发只是例行工作。现在将参考图1～4而说明本专利技术。虽然说明于附图中的半导体器件的不同区域与结构具有非常精确、清楚的图案与外形，但实际上本领域技术人员知道这些区域与结构并非如附图所示的一样精确。此外，绘于附图中的不同图案的相对尺寸相较于已制造的装置上的图案大小的尺寸可能是夸大或不足的。然而，所附各图是用以说明并解释本专利技术的示例性实施例的。一般而言，本专利技术为一种控制井泄漏的方法，其用于不同深度的沟槽隔离。对本领域技术人员而言，完整地读完本专利技术就会知道，本专利技术的方法显而易见地可适用于不同的技术(如NMOS、PMOS、CMOS等)，并且本专利技术易于适用至不同的装置，包括(但非限制至)逻辑装置、存储器装置等。如图1中所显示，示例性半导体器件12形成在半导体基底10的表面11之上。装置12形成在基底10的有效区域(active area)13中，该有效区域13由该沟槽隔离21所界定。示于图1的示例性半导体器件12为NMOS晶体管，其包括栅极绝缘层16、栅极14、侧壁间隔物20及源极/漏极区18。示于图1的示例性晶体管的不同单元可以用不同技术形成，并且其可包括各种不同的材料。因此，用于形成示例性半导体器件12的特定技术、装置12的结构或材料，不应被视为对本专利技术的限制。在开始时，沟槽隔离21形成在基底10中。图2为示例性的沟槽隔离21的放大剖面图。特别是，通过蚀刻工艺(如非各向等性的蚀刻工艺)在基底10中形成沟槽22。沟槽22具有底部28以界定沟槽22的深度。沟槽22的宽度、深度与外形可依在构造中的装置而定。因此，除了在所附权利要求书中特别提出之外，本文中所说明的沟槽22的特定结构、宽度与深度不应被视为本专利技术的限制。接着，在沟槽22之中形成绝缘材料24。这可通过不同的技术完成，例如横越在半导体基底10的整个表面11与沟槽22中的沉积材料层或成长材料层。沟槽绝缘材料24可包括各种适合执行隔离半导体器件的功能的材料，例如氧化物、氧化氮(oxynitride)、氮化物、二氧化硅、氧氮化硅、氮化硅等。接着，可执行化学机械抛光操作以使沟槽绝缘材料24的表面23平坦，从而使得其大体与基底10的表面11共平面。或者，可执行平坦化操作以使得绝缘材料24的表面23大体上与另一工艺层(未显示)的表面共平面，所述另一工艺层在此之前形成于半导体基底10的表面之上。在所说明的实施例中，绝缘材料24具有顶部表面23，其大致上与基底10的表面11共平面。当然，如同本领域技术人员所知道，当沟槽隔离21的形成完成之后，绝缘材料24的顶部表面23可延伸至基底10的表面11之上。在沟槽22中形成绝缘材料24之后，如箭头30所示，用离子注入工艺来形成图2中示意性地表示出的沟道阻挡注入26。掩模层31，例如光致抗蚀剂，形成于基底10上并且经过图案化处理，使沟槽隔离21曝露而受到离子注入处理30。用于形成沟道阻挡注入26的掺杂原子将依构造中的装置的类型(硼、磷、砷等)而异。如同先前所说明的，注入的深度，特别是沟道阻挡注入的峰值浓度的宽度，将依沟槽22的深度与绝缘材料24的厚度而异，通过该绝缘材料来执行离子注入工艺以形成沟道阻挡注入。然而，为了确保沟道阻挡注入26更精确地定位，要确定在沟槽深度中的变化和/或绝缘材料24的厚度，并利用该信息来改变用于形成沟道阻挡注入26的离子注入工艺的能量等级。事实上，关于沟槽22的深度和/或绝缘材料24的厚度的信息可向本文档来自技高网...

【技术保护点】
一种方法，包括：在半导体基底（１０）中形成沟槽（２２），该沟槽具有深度；在该沟槽（２２）中形成绝缘材料（２４），该绝缘材料（２４）具有厚度；在该沟槽（２２）的深度与该绝缘材料（２４）的厚度中，确定至少其中之一；以及根据所确定 的该沟槽（２２）的深度与该绝缘材料（２４）的厚度的至少其中之一，确定通过该绝缘材料（２４）而执行的离子注入工艺的能量等级。

【技术特征摘要】
US 2000-5-25 09/578,7601.一种方法，包括在半导体基底(10)中形成沟槽(22)，该沟槽具有深度；在该沟槽(22)中形成绝缘材料(24)，该绝缘材料(24)具有厚度；在该沟槽(22)的深度与该绝缘材料(24)的厚度中，确定至少其中之一；以及根据所确定的该沟槽(22)的深度与该绝缘材料(24)的厚度的至少其中之一，确定通过该绝缘材料(24)而执行的离子注入工艺的能量等级。2.如权利要求1的方法，其中在半导体基底(10)中形成沟槽(22)包括在半导体基底中蚀刻沟槽(22)。3.如权利要求1的方法，其中在该沟槽(22)中形成沟槽绝缘材料(24)包括在该沟槽(22)中形成由氧化物、氧氮化物(oxynitride)以及氮化物的至少其中之一构成的沟槽绝缘材料(24)。4.如权利要求1的方法，其中确定该沟槽(22)的深度与该绝缘材料(24)的厚度的至少其中之一包括测量该沟槽(22)的深度与该绝缘材料(24)的厚度的至少其中之一。5.如权利要求1的方法，其中根据所确定的该沟槽(22)的深度与该绝缘材料(24)的厚度的至少其中之一，确定通过该绝缘材料(24)而执行...

【专利技术属性】
技术研发人员：HJ富尔福德，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]