使用磁阻效应的半导体存储器件制造技术

一种半导体存储器件，包括： 存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件； 字线，其连接到在存储单元阵列的每一行上的存储单元的第一磁性层； 副读出线，其连接到在存储单元阵列的每一列上的存储单元的第二磁性层； 主读出线，其连接到每个副读出线； 行解码器，其选择所述存储单元阵列的一条字线； 列解码器，其选择所述存储单元阵列的一条副读出线； 第一开关元件，其把由列解码器所选择的副读出线连接到主读出线； 读取电路，其通过所述主读出线从由行解码器和列解码器所选择的存储单元读出数据；以及 写入电路，其通过主读出线在由行解码器和列解码器所选择的存储单元中写入数据。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别涉及一种MRAM(磁阻随机存取存储器)的单元阵列结构。
技术介绍
MRAM是通过使用磁阻效应存储“1”或“0”信息而执行存储操作的器件，并且与常规的DRAM、EEPROM等等相比是一种具有非易失性、高集成度、高稳定性和高速工作的可改写的存储器件。作为一个MRAM单元，人们已经提出一种使用多层金属磁性膜/绝缘膜并且由于自旋极化隧道效应或者而改变磁阻的GRM(大磁阻)元件或者一种TMR(隧道磁阻)元件的使用。TMR元件具有夹在两层磁性膜之间的绝缘膜。该结构可以产生两个状态，即，两个磁性膜的自旋方向相互平行的状态，以及两个磁性膜的自旋方向相互反平行的状态。当自旋方向变为相互平行时，通过插入在两个磁性膜之间的薄绝缘膜的隧道电流增加，并且TMR元件的阻值减小。与此相反，如果自旋方向变为相互反平行，则隧道电流减小，并且TMR元件的阻值增加。“0”数据和“1”数据可以根据该阻值的大小而相互区别。使用上述TMR元件作为存储单元的MRAM的结构被公开于日本专利公告No.2000-163950号中。图1A示出在该参考文献中所公开的MRAM的结构。如图1A中所示，在MRAM单元阵列中，(M×4)个MRAM单元MC11至MCm4被设置为矩阵形式，在多个字线WL1至WLm(m整数)和与字线WL1至WLm相垂直的读出线SL1至SL4的交叉点处。每个MRAM单元MC11至MCm4的一个磁性膜被连接到字线WL1至WLm之一，并且另一个磁性膜被连接到读出线SL1至SL4之一。每个读出线SL1至SL4的一端被通过相应的一个接地开关S401至S404连接到地电势，每个读出线的另一端连接到相应一个读/写部分100-1至100-4。每个读/写部分100-1至100-4包括一个写入开关S500、读出开关S600，写入电流源110、读出电路120。该写入电流源110和读出电路120被通过写入开关S500和读出开关S600连接到各个读出线SL1至SL4。该读出电路120具有一个运算放大器130和一个电流/电压转换器(电阻元件)140。运算放大器130具有被连接到地电势的非反相输入端、通过读取开关S600连接到读出线SL1至SL4之一的反相输入端、以及一个输出端。该电阻元件140的一端连接到运算放大器130的反相输入端，以及另一端连接到运算放大器130的输出端。下面将通过以从MRAM单元MC14读出数据的情况为例说明具有上述结构的MRAM的读取操作。首先，电压Vread被施加到与所选择单元MC14相连接的字线WL1。另外，连接到与所选择单元MC14相连接的读出线SL4的接地开关S404被断开，并且剩余的接地开关S401至S403被导通。另外，在读/写部分100-4中的写入开关S500被断开，并且读取开关S600被导通。然后，电压Vread被施加到字线WL1。结果，读取电流Iread流过被选择单元MC14。该读取电流Iread通过读出线SL4和读取开关S600流到运算放大器130。读取电流Iread被电阻元件140转换为电压。该电压然后被从运算放大器130的输出端输出作为读取电压Vout。根据上述读取方法，通过消除在所选择读取线SL4中存在的寄生阻抗的影响，可以提高读取精度。这一点将参照图1B描述。图1B为示出在从MRAM单元MC14读取数据中存在于被选择的读出线SL4中的寄生阻抗网络。如图1B中所示，当数据被从所选择单元MC14读出时，寄生阻抗网络150和160-1至160-m与所选择单元MC14并存。寄生阻抗网络150是连接到被选择字线WL1的MRAM单元MC11至MC13的存储单元阻抗的寄生电路。另外，寄生阻抗网络160-1至160-n(n＝m-1)被与连接到被选择的读出线SL4的MRAM单元MC24至MCm4的存储单元阻抗，以及连接到与各个MRAM单元MC24至MCm4相连接的未选择字线WL2至WLm的MRAM单元MC21至MC23、MC31至MC33、MC41至MC43、...、MCm1至MCm3的存储单元阻抗的寄生电路。根据上述读取方法，被选择读出线SL4被连接到运算放大器的反相输入端。因此，被选择读出线SL4实际上接地。另外，所有未选择读出线SL1至SL3被接地。因此，由未选择单元所产生的寄生阻抗的影响可以被消除，并且在未选择单元中写入的信息可以被精确地读出。但是，根据该常规的MRAM，由于相互并联的存储单元的数目增加，在读出操作的前期流到寄生阻抗的电流增加，导致电流消耗增加。当流到寄生阻抗的电流增加时，流入运算放大器的电流量减小。也就是说，读取信号减小。从而，通过在启动运算放大器之后使位线实际接地而稳定运算放大器的输出需要较长的时间。从而，数据读取速率减小，并且数据读取精度下降。这样难以增加存储单元的数目，即MRAM的集成度。
技术实现思路
根据本专利技术一个方面的半导体存储器件包括存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件；字线，其连接到在存储单元阵列的每一行上的存储单元的第一磁性层； 副读出线，其连接到在存储单元阵列的每一列上的存储单元的第二磁性层；主读出线，其连接到每个副读出线；行解码器，其选择存储单元阵列的一条字线；列解码器，其选择存储单元阵列的一条副读出线；第一开关元件，其把由列解码器所选择的副读出线连接到主读出线；读取电路，其通过主读出线从由行解码器和列解码器所选择的存储单元读出数据；以及写入电路，其通过主读出线在由行解码器和列解码器所选择的存储单元中写入数据。附图说明图1A为示出常规MRAM的方框图；图1B为示出常规MRAM的方框图，并且更加具体地示出在读出操作中寄生阻抗如何存在于读出线上；图2为示出根据本专利技术第一实施例的MRAM的方框图；图3A为根据本专利技术第一实施例的MRAM的单元的等效电路图；图3B和3C为图3A中的MRAM单元的截面示图；图4A为根据本专利技术第一实施例的MRAM单元的等效电路图；图4B和4C为图4A中的MRAM单元的截面示图；图5为示出根据专利技术第二实施例的MRAM单元的方框图；图6为根据本专利技术第三实施例的MRAM的单元的方框图；图7A为根据本专利技术第四实施例的MRAM的单元的等效电路图；图7B和7C为图7A中的MRAM单元的截面示图；图8为示出根据专利技术第四实施例的MRAM单元的方框图；图9A为根据本专利技术第五实施例的MRAM单元的等效电路图；图9B和9C为图9A中的MRAM单元的截面示图；图10为示出根据专利技术第六实施例的MRAM单元的方框图； 图11A为根据本专利技术第七实施例的MRAM的截面示图；图11B为根据本专利技术第七实施例的MRAM的变型截面示图；以及图12A和12B为根据本专利技术第六实施例的第一和第二变型的MRAM的截面示图。具体实施例方式下面将参照图2描述根据本专利技术第一实施例的半导体存储器件。图2为一个MRAM的方框图。如图2中所示，MRAM10包括一个存储单元阵列MCA1和MCA2、开关组SGP1至SGP8、行解码器ROWDEC1至ROWDEC4、列解码器COLDEC1和COLDEC2、以及读/写部分RD/WR_SEC。存储单元阵列MCA1和MCA2中的每一个具有设置为矩阵本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件；字线，其连接到在存储单元阵列的每一行上的存储单元的第一磁性层；副读出线，其连接到在存储单元阵列的每一列上的存储单元的第二磁性层；主读出线，其连接到每个副读出线；行解码器，其选择所述存储单元阵列的一条字线；列解码器，其选择所述存储单元阵列的一条副读出线；第一开关元件，其把由列解码器所选择的副读出线连接到主读出线；读取电路，其通过所述主读出线从由行解码器和列解码器所选择的存储单元读出数据；以及写入电路，其通过主读出线在由行解码器和列解码器所选择的存储单元中写入数据。2.根据权利要求1所述的器件，其中所述第一开关元件包括形成在半导体基片上的第一MOS晶体管，所述存储单元阵列形成在绝缘中间层上，其形成在半导体基片上，以覆盖所述第一MOS晶体管，以及至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与所述第一MOS晶体管相重叠。3.根据权利要求2所述的器件，其中所述行解码器和列解码器分别包括形成在半导体基片上的第二和第三MOS晶体管，并且被绝缘中间层所覆盖，以及至少所述存储单元阵列的一部分在与半导体基片的表面相垂直方向上与所述第二和第三MOS晶体管之一相重叠。4.根据权利要求1所述的器件，其中所述磁阻元件进一步包括形成在第一绝缘层和第二磁性层之间的第三磁性层；以及形成在第三磁性层和第二磁性层之间的第二绝缘层。5.根据权利要求1所述的器件，其中进一步包括把由所述列解码器所选择的所述副读出线连接到第一电势节点的第二开关元件。6.根据权利要求1所述的器件，其中所述写入电路包括电流源，其在数据被写入到存储单元中时，把写入电流提供到所述主读出线；以及第三开关元件，其在数据被写入到存储单元中时，把所述电流源连接到所述主读出线，并且当从存储单元读出数据时，把所述电流源与所述主读出线相断开。7.根据权利要求1所述的器件，其中所述读取电路包括读出电路，其在从存储单元读出数据时，把通过所述主读出线的读取电流转换为电压；以及第四开关元件，其在从存储单元读出数据时，把所述读出电路连接到所述主读出线，并且当在存储单元中写入数据时，把所述读出电路与所述主读出线相断开。8.根据权利要求7所述的器件，其中所述读出电路包括运算放大器，其具有连接到第二电势节点的第一输入端、通过所述第四开关元件连接到所述主读出线的第二输入端、以及一个输出端；以及电阻元件，其一端连接到所述运算放大器的第二输入端，以及另一端连接到运算放大器的输出端。9.根据权利要求8所述的器件，其中所述电阻元件具有基本上与所述磁阻元件相同的结构。10.一种半导体存储器件，包括存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件；副字线，其连接到在所述存储单元阵列的每一行上的存储单元的第一磁性层；副读出线，其连接到在所述存储单元阵列的每一列上的存储单元的第二磁性层；主字线，其连接到每个所述副字线；主读出线，其连接到每个副读出线；行解码器，其选择所述存储单元阵列的一条副字线，并且把电流和电压之一提供到所述主字线；列解码器，其选择存储单元阵列的一条副读出线；第一开关元件，其把由行解码器所选择的副字线连接到所述主字线；第二开关元件，其把由列解码器所选择的副读出线连接到所述主读出线；读取电路，其通过所述主读出线从由所述行解码器和所述列解码器所选择的存储单元读出数据；以及写入电路，其通过所述主读出线在由所述行解码器和列解码器所选择的存储单元中写入数据。11.根据权利要求10所述的器件，其中进一步包括第三开关元件，其把由所述行解码器所选择的所述副读出线连接到第一电势节点。12.根据权利要求11所述的器件，其中由所述第三开关元件连接到所述副字线的第一电势节点为在两个相邻存储单元阵列之间共享的公共节点。13.根据权利要求10所述的器件，其中所述第一和第二开关元件分别包括形成在半导体基片上的第一和第二MOS晶体管，所述存储单元阵列形成在绝缘中间层上，其形成在半导体基片上，以覆盖所述第一和第二MOS晶体管，以及至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与所述第一和第二MOS晶体管相重叠。14.根据权利要求13所述的器件，其中所述行解码器和列解码器分别包括形成在半导体基片上的第三和第四MOS晶体管，并且被绝缘中间层所覆盖，以及至少所述存储单元阵列的一部分在与半导体基片的表面相垂直方向上与至少所述第三和第四MOS晶体管之一相重叠。15.根据权利要求10所述的器件，其中所述磁阻元件进一步包括形成在第一绝缘层和第二磁性层之间的第三磁性层；以及形成在第三磁性层和第二磁性层之间的第二绝缘层。16.根据权利要求10所述的器件，其中进一步包括把由所述列解码器所选择的所述副读出线连接到第二电势节点的第四开关元件。17.根据权利要求10所述的器件，其中所述写入电路包括电流源，其在数据被写入到存储单元中时，把写入电流提供到所述主读出线；以及第五开关元件，其在数据被写入到存储单元中时，把所述电流源连接到所述主读出线，并且当从存储单元读出数据时，把所述电流源与所述主读出线相断开。18.根据权利要求10所述的器件，其中所述读取电路包括读出电路，其在从存储单元读出数据时，把通过所述主读出线的读取电流转换为电压；以及第六开关元件，其在从存储单元读出数据时，把所述读出电路连接到所述主读出线，并且当在存储单元中写入数据时，把所述读出电路与所述主读出线相断开。19.根据权利要求18所述的器件，其中所述读出电路包括运算放大器，其具有连接到第三电势节点的第一输入端、通过所述第六开关元件连接到所述主读出线的第二输入端、以及一个输出端；以及电阻元件，其一端连接到所述运算放大器的第二输入端，以及另一端连接到运算放大器的输出端。20.根据权利要求19所述的器件，其中所述电阻元件具有基本上与所述磁阻元件相同的结构。21.一种半导体存储器件，包括存储单元阵列，其中的存储单元被形成为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件、与磁阻元件电绝缘并且与第一磁性层相邻放置的第一字线、连接到所述第二磁性层并且在与第一字线相垂直的方向上延伸的第二字线、以及连接到第一磁性层的读出线...

【专利技术属性】
技术研发人员：东知辉，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：