测试金属层间介电层强度的方法技术

一种多重金属层内连线结构，设置于一具有电路的半导体基底上，该结构包括：一介电层，沉积于该半导体基底之上；第一金属线层与第二金属线层，分别镶嵌于介电层中，其中第一金属线层以一距离ｄ，大体平行于第二金属线层；多个第一插塞，设置于介电层中，与该第一金属线层连接，与该半导体基底的电路构成电性连接；多个第二插塞，设置于该介电层中与该第二金属线层连接，与该半导体基底的电路构成电性连接；第三金属线层与第四金属线层位于第一与第二金属线层上方，与第一与第二插塞连接以形成金属双镶嵌结构，其中，第三金属线层相邻于该第四金属线层的一边，大于下方该第一与第二金属线层间１／２ｄ的位置，而第三与第四金属线层间仍保持以距离ｄ彼此平行。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体结构，特别是一种预防半导体中金属层间介电层裂缝(crack)的多重金属层内连线结构。而在主要电路区域形成多重金属层内连线的同时，亦在上述周边的结合区(bonding pad)形成大面积的多重金属层构造。此形成于最外侧的多层金属层，主要用于打线机(bonder)以金属线将该金属层连接于导架(leadframe)的相对应的导脚。因此，最外侧的金属层是作为内部电路与外接信号导脚间的界面，以接收诸如电源信号、接地信号、或输入/输出信号等外接信号。附图说明图1a与图1b说明了一般结合区的多重金属层内连线结构。图1a中，在具有若干半导体元件(图中未示)所构成的电路硅基底10上，形成12A、12B、12C、12D与12T的金属层，而其中12T则是为作为结合区的顶层金属(top metal)，12A一12D的金属层间，分别以层间介电层IMD 10A-10D隔绝，并通过矩阵式排列的金属插塞14(metal plug)导通金属层，形成五层金属层、四层插塞的结构。其中金属插塞群14通常由通过金属材质填入两金属层之间的介电层中的介层洞(via hole)而形成，主要目的是使上下金属层，以及与下方基底10中的电路(图中未示)连通形成电性连接。参见图1b，其中1A与1B分别代表两组五层式金属插塞阵列，而两组金属插塞阵列间的金属层间介电层区域16，往往无法支撑两组间的应力结构，而产生图1a中的裂缝16。然而，这种金属层间介电氧化物层的破裂或裂缝会造成半导体芯片的可靠度(reliability)下降。在电子产品运作时，芯片执行所产生的高温容易使裂缝因冷缩热胀面增大，进而影响到芯片本身的稳定性。由于芯片的裂缝可能造成电性上的不稳定，连带使电子产品的功能不正常甚至损坏。因此在IC芯片的生产中，金属层间介电气化物层裂缝所形成的潜在风险，都是半导体制造中所力求避免的目标。为了解决IMD裂缝，一种常见的方式是改变IMD材料，例如将以高密度电浆化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)取代半大气压化学气相沉积(semi-atmospheric pressure chemicalvapor deposition，SACVD)，以生成更致密(compressive)的IMD层。然而光是改变IMD层材料的部分性质，并无法完全解决IMD裂缝的问题。以0.25微米制程为例，IMD裂缝常常发生。在以上述方式改变材料之后，IMD裂缝仍然发生。而IMD裂缝发生的位置与金属插塞阵列(metal via array)的布局设计有关，某些形式的接触窗阵列的布局发生IMD裂缝的机率普遍偏高。本专利技术的再一个目的在于提供一种多重金属层内连线结构，可以利用两组比邻的金属双镶嵌结构的金属层互相间隔的设计，以避免金属层间介电层的裂缝产生。本专利技术的另一个目的在于多重金属层内连线结构，在于让两组比邻的金属双镶嵌结构保持一大于或等于3微米的距离，以避免金属层阎介电层的裂缝产生。根据本专利技术的一种测试金属层间介电层强度的方法，适用至少两组金属双镶嵌结构之间，是先于一半导体基底上形成相同线宽的第一与一第二金属线层，其中第一金属线层大体平行于第二金属线层。而在第一与第二金属线层上分别定义相同面积的方形第一区域与第二区域，而方形的边长约等于金属线的线宽，而第一与第二区域以对角线方式排列。接着沉积一介电层于第一与第二金属线层上，并于第一与第二区域的介电层上分别形成n×m个第一与第二插塞，分别与第一与第二金属线层形成电性连接，m与n为自然数，而第一与第二插塞分别以等距离方式，由第一与第二区域的相邻的一边排列为n×m的矩阵。接着在该介电层上形成第三金属线与第四金属线，其中该第三与第四金属线分别正对于该第一与第二金属线，以在该第一与第二区域各形成一组金属双镶嵌结构。最后检查第一与第二区域间的介电层是否有裂缝，当有裂缝产生时，表示该介电层强度低于标准。其中，本专利技术更可在第三与第四金属线上，重复形成金属双镶嵌结构，以形成二重以上的多重金属层内连线结构，并检查其间的金属层间介电层是否有裂缝产生。为了避免金属层间介电层间产生裂缝，本专利技术提出一种多重金属层内连线结构，设置于一具有电路的半导体基底上，该结构包括至少一介电层，沉积于该半导体基底之上；一第一金属线层与一第二金属线层，分别镶嵌于该介电层中，其中该第一金属线层以一距离d，平行于该第二金属线层；多第一与第二插塞，分别设置于该介电层中与该第一与第二金属线层连接，与该半导体基底的电路构成电性连接；以及一第三金属线层与一第四金属线层大体位于该第一与第二金属线层上方，与所述的第一与第二插塞间分别形成金属双镶嵌结构，其中，该第三金属线层相邻于该第四金属线层的一边，大于下方该第一与第二金属线层间1/2d的位置，而该第四金属线层以该距离d，大体平行于该第三金属线层。根据本专利技术，另一种避免金属层间介电层间产生裂缝的多重金属层内连线结构，亦设置于一具有电路的半导体基底上，包括至少一介电层，沉积于该半导体基底之上；一第一金属线层与一第二金属线层，分别镶嵌于该介电层中，其中第一金属线层以大于或等于3微米的距离，大体平行于第二金属线层；多第一与第二插塞，设置于该介电层中与第一与第二金属线层连接，与半导体基底的电路构成电性连接；以及一第三金属线层与一第四金属线层，大体位于第一与第二金属线层上方，与所述的第一与第二插塞间形成分别形成两组金属双镶嵌结构，其中第三金属线层以大于或等于3微米的距离，大体平行于第四金属线层。上述本专利技术的本专利技术避免金属层间介电层间产生裂缝的多重金属层内连线结构，更可在第三与第四金属线上，重复形成金属双镶嵌结构，以形成二重以上的多重金属层内连线结构。为了让本专利技术的上述目的、特征、及优点能更明显易懂，下面配合附图作详细说明。设计一图2是第一种多重金属层金属插塞阵列设计的上视图。在一具有电路的半导体基底上，形成两平行的金属线层22与24.两金属线的线宽均为50微米，而两者间相邻0.8微米。接着平坦覆盖一介电层，作为隔离用。而在金属线层22与24分别上选择以对角线排列的两方形金属插塞区域2A与2B，而在该区域中以方形矩阵方式在介电层中形成等距排列的金属插塞21。而在第一组设计中，其特点在于在两区域2A与2B相邻的对角线角落，以高为x/2的方式在两区域中各界定出一等腰三角形的回避区域23与25。而在三角形区域23与25中，不设置任何金属插塞21。其中，分别以X为10、20、35与50微米，形成不同的区域大小的回避三角形。并可以此设计依序往上堆叠形成不同层数的多重金属层内连线结构。设计二图3是第二种多重金属层金属插塞阵列设计的上视图。在一具有电路的半导体基底上，形成两平行的金属线层32与34，两金属线的线宽均为50微米，而两者间相邻0.8微米。接着平坦覆盖一介电层，作为隔离用，而在金属线层32与34分别上选择以对角线排列的两方形区域3A与3B，而在该区域中以方形矩阵方式在介电层中形成等距排列的金属插塞31。而在第二组设计中，其特点在于控制金属插塞31彼此之间距离h，分别为0.4、0.7、0.9、1.2、1.5、1.8、2.0与3.0微米，八种距离进行试本文档来自技高网...

【技术保护点】
一种测试金属层间介电层强度的方法，适用于金属双镶嵌结构之间的层间介电层，其特征在于，该方法包含下列步骤： 在一半导体基底上形成相同线宽的一第一与一第二金属线层，其中该第一金属线层大体平行于该第二金属线层； 在该第一与第二金属线层上分别定义一第一区域与一第二区域，其中该第一与第二区域大体为方形，而方形的边长大体等于该金属线的线宽，且该第一区域与该第二区域大体以对角线方式排列； 沉积一介电层于该第一与第二金属线层之上； 在该第一区域与第二区域上的介电层上分别形成ｎ×ｍ个第一与第二插塞，分别与第一与第二金属线层形成电性连接，ｍ与ｎ为自然数，其中所述的第一与第二插塞分别以等距离方式，由该第一与第二区域对角起，在该第一与第二区域内分别排列为ｎ×ｍ的矩阵； 在该介电层上形成一第三金属线与第四金属线，其中该第三与第四金属线分别正对于该第一与第二金属线，以在该第一与第二区域分别形成金属双镶嵌结构；以及 检查该第一与第二区域间的介电层是否有裂缝，当有裂缝产生时，表示该介电层强度低于标准。

【技术特征摘要】
1.一种测试金属层间介电层强度的方法，适用于金属双镶嵌结构之间的层间介电层，其特征在于，该方法包含下列步骤在一半导体基底上形成相同线宽的一第一与一第二金属线层，其中该第一金属线层大体平行于该第二金属线层；在该第一与第二金属线层上分别定义一第一区域与一第二区域，其中该第一与第二区域大体为方形，而方形的边长大体等于该金属线的线宽，且该第一区域与该第二区域大体以对角线方式排列；沉积一介电层于该第一与第二金属线层之上；在该第一区域与第二区域上的介电层上分别形成n×m个第一与第二插塞，分别与第一与第二金属线层形成电性连接，m与n为自然数，其中所述的第一与第二插塞分别以等距离方式，由该第一与第二区域对角起，在该第一与第二区域内分别排列为n×m的矩阵；在该介电层上形成一第三金属线与第四金属线，其中该第三与第四金属线分别正对于该第一与第二金属线，以在该第一与第二区域分别形成金属双镶嵌结构；以及检查该第一与第二区域间的介电层是否有裂缝，当有裂缝产生时，表示该介电层强度低于标准。2.如权利要求1所述的测试金属层间介电层强度的方法，其特征在于，还包括在该第三与第四金属线层上，再重复形成至少一金属双镶嵌结构。3.如权利要求1所述的测试金属层间介电层强度的方法，其特征在于所述的金属双镶嵌结构中的第一、第二、第三与第四金属线层为铝金属层或铜金属层之一。4.如权利要求1所述的测试金属层间介电层强度的方法，其特征在于所述的金属双镶嵌结构中的第一与第二插塞为铜金属、铝金属或钨金属之一。5.如权利要求1所述的测试金属层间介电层强度的方法，其特征在于，还包含由该第一与第二区域中各划出等面积的一既定矩形面积，在该既定矩形面积中，形成n×m个第一与第二金属插塞，其中该矩形面积的一直角位于该第一与第二区域相邻的该直角。6.如权利要求5所述的测试金属层间介电层强度的方法，其特征在于所述的既定矩形面积为20×20微米、10×10微米与5×5微米为三种矩形面积之一。7.如权利要求1所述的测试金属层间介电层强度的方法，其特征在于所述的检查该第一与第二区域间的介电层是否有裂缝的方法是通过光学显微镜及/或电子显微镜观察。8.如权利要求1所述的测试金属层间介电层强度的方法，其特征在于所述的介电层为低介电值的含甲基的硅氧化物。9.一种多重金属层内连线结构，设置于一具有电路的半导体基底上，其特征在于，该结构包括至少一介电层，沉积于该半导体基底之上；一第一金属线层与一第二金属线层，分别镶嵌于该介电层中，其中该第一金属线层以一距离d，大体平行于该第二金属线层；多个第一插塞，设置于该介电层中与该第一金属线层连接，与该半导体基底的电路构成电性连接；多个第二插塞，设置于该介电层中与该第二金属线层连接，与该半导体基底的电路构成电性连接；以及一第三金属...

【专利技术属性】
技术研发人员：陈欣恺，刘原龙，张文，林志丰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]