一种基于忆阻交叉阵列的长短时记忆自主转换电路制造技术

本发明专利技术公开了一种基于忆阻交叉阵列的长短时记忆自主转换电路，属于电路设计领域。包括短时记忆网络、长时记忆网络、长期刺激判定电路和记忆转换电路；所述短时记忆网络包括第一忆阻交叉阵列，所述长时记忆网络包括第二忆阻交叉阵列。利用忆阻交叉阵列的并行处理能力极大地提高了网络的计算速度，而具有记忆功能的忆阻则为长短时记忆转换提供了良好的实现方案；忆阻交叉阵列阻值可编程的特点丰富了网络的应用场景，使得长短时记忆转换成为可能的同时，还可以利用其扩展成不同的神经网络结构，从而打破传统网络功能的单一性；同时依靠长期刺激判定电路实现对外界刺激是否属于长期刺激的判定，并通过记忆转换电路解决短时记忆向长时记忆的转换问题。忆向长时记忆的转换问题。忆向长时记忆的转换问题。

【技术实现步骤摘要】
一种基于忆阻交叉阵列的长短时记忆自主转换电路


[0001]本专利技术属于电路设计领域，更具体地，涉及一种基于忆阻交叉阵列的长短时记忆自主转换电路。

技术介绍

[0002]1966年，Milner通过对大脑颞叶手术后健忘症的研究得出一个结论：长时记忆与短时记忆在生物大脑中是分开存储的。1968年，Atkinson和Shiffrin提出记忆的三阶段认知模型，认为只有被操作加工过的短时记忆才能被巩固到长时记忆。长短时记忆转换的目的是在外界长期刺激作用下，将短时记忆编码为长时记忆来进行存储，并保护原有记忆不受破坏。长短时记忆转换的难点是其记忆信息的读写。忆阻交叉阵列是一个解决记忆信息读写很好的方法。忆阻是一种具有记忆功能的非线性双端纳米器件，通过控制施加在器件两端的电流和电压来改变忆阻阻值，且能够在断电后保持阻值不变，将记忆信息读写问题转换为读写电压的控制。当忆阻两端电压超过其阈值时，忆阻阻值从初始状态开始变化，直到达到稳定状态，稳定状态即为记忆信息。神经网络通常使用的是电阻作为权重，一旦权重确定下来，这个网络的功能就无法再改变。作为新型的具有很多优良性能的纳米级器件的忆阻器，自1971年被预言存在、2008年被首次成功制备出物理实物以来，开始受到科研工作者的广泛关注，忆阻器的“阻变”性及类似“开关”的特性使得其能够取代传统的晶体管器件，并有望解决其技术瓶颈的难题。
[0003]在神经网络技术的发展过程中，硬件实现技术的研究远滞后于应用研究，以至于当前绝大部分应用不得不采用串行计算机进行软件模拟，几十年来，应用人工神经网络的人们尚未有机会真正体会到基于神经网络并行结构的种种优越性。研究如何利用忆阻实现长短时记忆转换，从而使神经网络的权重类似生物突触可以随着外界刺激进行改变，具有重要的意义。

技术实现思路

[0004]针对相关技术的缺陷，本专利技术基于忆阻交叉阵列的并行计算特性，同时依据生物长短时记忆分区存储的事实，提供了一种基于忆阻交叉阵列的长短时记忆自主转换电路，旨在解决现有技术未能采用硬件实现长短时记忆转换、不能充分发挥神经网络并行处理能力的问题。
[0005]为实现上述目的，本专利技术提供了一种基于忆阻交叉阵列的长短时记忆自主转换电路，包括短时记忆网络、长时记忆网络、长期刺激判定电路和记忆转换电路；所述短时记忆网络包括第一忆阻交叉阵列，所述长时记忆网络包括第二忆阻交叉阵列；
[0006]所述长期刺激判定电路包括n个差分运算模块、n个绝对值模块、求和比较模块以及控制模块，其中n为大于等于3的整数；所述n个差分运算模块的输出端与所述n个绝对值模块的输入端对应连接，所述n个绝对值模块的输出端均连接到所述求和比较模块的输入端，所述求和比较模块的输出端与所述控制模块的输入端连接；所述控制模块的输出电压
决定第一忆阻交叉阵列和第二忆阻交叉阵列的行和列是否选通；
[0007]所述记忆转换电路包括依次连接的读电路模块、长短时记忆模块和写电路模块；所述读电路模块从所述第一忆阻交叉阵列读取短时记忆并转化为短时记忆电压，所述长短时记忆模块将短时记忆电压转化为长时记忆电压，所述写电路模块将长时记忆电压写入所述第二忆阻交叉阵列中。
[0008]进一步地，每个差分运算模块的第一输入端连接激励函数，其第二输入端连接比较输入电压，所述激励函数输出值与短时记忆网络的联想结果对应，所述比较输入电压与外界刺激对应；
[0009]n个差分运算模块计算n个激励函数输出值和n个比较输入电压的各点误差值；
[0010]n个绝对值模块将各点的误差值求绝对值；
[0011]求和比较模块将各点所得的误差绝对值求和，并将求和结果与第一参考电压V
ref
比较得到判定电压；
[0012]所述判定电压输入至控制模块，控制模块的输出电压发生变化。
[0013]进一步地，n＝3。
[0014]进一步地，所述第一差分运算模块包括第一运算放大器A1、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；
[0015]所述第一电阻R1的第一端连接第一激励函数g1，所述第一电阻R1的第二端、所述第二电阻R2的第一端与所述第一运算放大器A1的反向输入端相连，所述第三电阻R3的第一端连接第一比较输入电压V
IN1
，所述第三电阻R3的第二端和所述第四电阻R4的第一端均与所述第一运算放大器A1的正向输入端相连，所述第四电阻R4的第二端接地，所述第二电阻R2的第二端与所述第一运算放大器A1的输出端相连；
[0016]所述第二差分运算模块包括第四运算放大器A4、第十二电阻R
12
、第十三电阻R
13
、第十四电阻R
14
和第十五电阻R
15
；
[0017]所述第十二电阻R
12
的第一端连接第二激励函数g2，所述第十二电阻R
12
的第二端、所述十三电阻R
13
的第一端与所述第四运算放大器A4的反向输入端相连，所述第十四电阻R
14
的第一端连接第二比较输入电压V
IN2
，所述第十四电阻R
14
的第二端和所述第十五电阻R
15
的第一端均与所述第四运算放大器A4的正向输入端相连，所述第十五电阻R
15
的第二端接地，所述第十三电阻R
13
的第二端与所述第四运算放大器A4的输出端相连；
[0018]所述第三差分运算模块包括第七运算放大器A7、第二十三电阻R
23
、第二十四电阻R
24
、第二十五电阻R
25
和第二十六电阻R
26
；
[0019]所述第二十三电阻R
23
的第一端连接第三激励函数g3，所述二十三电阻R
23
的第二端、第二十四电阻R
24
的第一端与所述第七运算放大器A7的反向输入端相连，所述第二十五电阻R
25
的第一端连接第三比较输入电压V
IN3
，所述第二十五电阻R
25
的第二端和所述第二十六电阻R
26
的第一端均与所述第七运算放大器A7的正向输入端相连，所述第二十六电阻R
26
的第二端接地，所述第二十四电阻R
24
的第二端与所述第七运算放大器A7的输出端相连。
[0020]进一步地，所述第一绝对值模块包括第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R
10
、第十一电阻R
11
、第一二极管D1、第二二极管D2、第二运算放大器A2和第三运算放大器A3；
[0021]第九电阻R9的第一端和第五电阻R5的第一端与第一运算放大器A1的输出端相连，
第五电阻R5的第二端、第六电阻R6的第一端、第一二极管D1的第一端与第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于忆阻交叉阵列的长短时记忆自主转换电路，其特征在于，包括短时记忆网络、长时记忆网络、长期刺激判定电路和记忆转换电路；所述短时记忆网络包括第一忆阻交叉阵列，所述长时记忆网络包括第二忆阻交叉阵列；所述长期刺激判定电路包括n个差分运算模块、n个绝对值模块、求和比较模块以及控制模块，其中n为大于等于3的整数；所述n个差分运算模块的输出端与所述n个绝对值模块的输入端对应连接，所述n个绝对值模块的输出端均连接到所述求和比较模块的输入端，所述求和比较模块的输出端与所述控制模块的输入端连接；所述控制模块的输出电压决定第一忆阻交叉阵列和第二忆阻交叉阵列的行和列是否选通；所述记忆转换电路包括依次连接的读电路模块、长短时记忆模块和写电路模块；所述读电路模块从所述第一忆阻交叉阵列读取短时记忆并转化为短时记忆电压，所述长短时记忆模块将短时记忆电压转化为长时记忆电压，所述写电路模块将长时记忆电压写入所述第二忆阻交叉阵列中。2.如权利要求1所述的长短时记忆自主转换电路，其特征在于，每个差分运算模块的第一输入端连接激励函数，其第二输入端连接比较输入电压，所述激励函数输出值与短时记忆网络的联想结果对应，所述比较输入电压与外界刺激对应；n个差分运算模块计算n个激励函数输出值和n个比较输入电压的各点误差值；n个绝对值模块将各点的误差值求绝对值；求和比较模块将各点所得的误差绝对值求和，并将求和结果与第一参考电压V
ref
比较得到判定电压；所述判定电压输入至控制模块，控制模块的输出电压发生变化。3.如权利要求1所述的长短时记忆自主转换电路，其特征在于，n＝3。4.如权利要求3所述的长短时记忆自主转换电路，其特征在于，所述第一差分运算模块包括第一运算放大器A1、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；所述第一电阻R1的第一端连接第一激励函数g1，所述第一电阻R1的第二端、所述第二电阻R2的第一端与所述第一运算放大器A1的反向输入端相连，所述第三电阻R3的第一端连接第一比较输入电压V
IN1
，所述第三电阻R3的第二端和所述第四电阻R4的第一端均与所述第一运算放大器A1的正向输入端相连，所述第四电阻R4的第二端接地，所述第二电阻R2的第二端与所述第一运算放大器A1的输出端相连；所述第二差分运算模块包括第四运算放大器A4、第十二电阻R
12
、第十三电阻R
13
、第十四电阻R
14
和第十五电阻R
15
；所述第十二电阻R
12
的第一端连接第二激励函数g2，所述第十二电阻R
12
的第二端、所述十三电阻R
13
的第一端与所述第四运算放大器A4的反向输入端相连，所述第十四电阻R
14
的第一端连接第二比较输入电压V
IN2
，所述第十四电阻R
14
的第二端和所述第十五电阻R
15
的第一端均与所述第四运算放大器A4的正向输入端相连，所述第十五电阻R
15
的第二端接地，所述第十三电阻R
13
的第二端与所述第四运算放大器A4的输出端相连；所述第三差分运算模块包括第七运算放大器A7、第二十三电阻R
23
、第二十四电阻R
24
、第二十五电阻R
25
和第二十六电阻R
26
；所述第二十三电阻R
23
的第一端连接第三激励函数g3，所述二十三电阻R
23
的第二端、第二十四电阻R
24
的第一端与所述第七运算放大器A7的反向输入端相连，所述第二十五电阻R
25
的第一端连接第三比较输入电压V
IN3
，所述第二十五电阻R
25
的第二端和所述第二十六电阻R
26
的第一端均与所述第七运算放大器A7的正向输入端相连，所述第二十六电阻R
26
的第二端接地，所述第二十四电阻R
24
的第二端与所述第七运算放大器A7的输出端相连。5.如权利要求4所述的长短时记忆自主转换电路，其特征在于，所述第一绝对值模块包括第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R
10
、第十一电阻R
11
、第一二极管D1、第二二极管D2、第二运算放大器A2和第三运算放大器A3；第九电阻R9的第一端和第五电阻R5的第一端与第一运算放大器A1的输出端相连，第五电阻R5的第二端、第六电阻R6的第一端、第一二极管D1的第一端与第二运算放大器A2的反向输入端相连，第七电阻R7的第一端与第二运算放大器A2的正向输入端相连，第一二极管D1的第二端、第二二极管D2的第一端与第二运算放大器A2的输出端相连；第八电阻R8的第二端、第九电阻R9的第二端、第十电阻R
10
的第一端与第三运算放大器A3的反向输入端相连，第十一电阻R
11
的第一端与第三运算放大器A3的正向输入端相连，第十电阻R
10
的第二端、第三十四电阻R
34
的第一端与第三运算放大器A3的输出端相连；所述第二绝对值模块包括第十六电阻R
16
、第十七电阻R
17
、第十八电阻R
18
、第十九电阻R
19
、第二十电阻R
20
、第二十一电阻R
21
、第二十二电阻R
22
、第三二极管D3、第四二极管D4、第五运算放大器A5和第六运算放大器A6；第二十电阻R
20
的第一端和第十六电阻R
16
的第一端与第四运算放大器A4的输出端连接，第十六电阻R
16
的第二端、第十七电阻R
17
的第一端、第三二极管D3的第一端与第五运算放大器A5的反向输入端相连，第十八电阻R
18

【专利技术属性】
技术研发人员：王小平，潘朝勋，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：