形成低介电常数介电层的方法及导电内连线结构技术

一种形成低介电常数介电层的方法，包含形成绝缘层于底层之上，然后刻绝缘层以形成开口于其中。之后形成导电层于绝缘层之上并回填于该开口，且平坦化该导电层，以形成导电结构于其中。扩散导电层的金属离子进入该绝缘层用以降低其介电常数，其中上述导电层包含铜材质，上述绝缘层包含环状碳氢聚合物（ａｒｏｍａｔｉｃｈｙｄｒｏｃａｒｂｏｎｐｏｌｙｍｅｒ）。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路制造中一种制造导线的方法，特别是关于形成低介电常数介电层的方法及导电内连线结构，可应用于双镶嵌制程。许多元件具有可执行某些功能的导线，例如动态随机存取记忆体单元记忆胞所不可或缺的位元线及储存节点接触窗。因此，需要缩小面积的设计规则及确保足够的制程误差。动态随机存取记忆体记忆胞的位元线通常包含一通过绝缘层并连接至主动区域的金属线。因导线的阻值与其截面积成反比，随着集成电路的集积密度的提高，金属内连线的线宽和厚度都随之缩小，因此其阻值便随之提高；尤有甚者，随着集成电路的集积密度的提高，亦使金属内连线的线距随之缩小，因而造成导线之间的耦合电容升高。因此当集成电路的制程进入深次微米领域之后，金属内连线的电阻-电容迟滞大幅提高，也因此影响集成电路的运算速率和存取速率。为了提高集成电路的集积密度，在线宽和线距都不宜提高的条件的下，更换金属内连线和层间介电层的材质是最佳的选择。在金属内连线方面，金属材质由原先的铝矽铜合金或铝铜合金换成铜金属，除了具有低电阻的特性外，更具有良好的抗电子迁移性和良好的抗应力性，除了可以提高元件的操作速率外，同时可以提升元件的可靠度；在另一方面，层间介电层则必须选择低介电常数(Dielectric Constant)的材质以取代原有的二氧化矽，以降低金属内连线之间的耦合电容。二氧化矽的介电常数约为4.2，因此必须选取介电常数小于4.2的介电质做为层间介电层，方可达到降低电阻-电容迟滞的功效，例如氟掺杂的二氧化矽(SiOF)、有机旋涂玻璃(HSQ)等等。另外一种有效的低介电常数的材质为黑钻石(blackdiamond)，其系由甲基矽烷(methylsilane)所形成，其成分为矽20％、氧30％、碳9％、氢36％、及其他元素。因黑钻石约有36％的体积为孔洞，因此具介电常数仅约为2.9，是一种很具潜力的低介电常数材质。此外，在铜制程中为制作内连线或是介层窗，已发展称做双镶嵌(dualdamascene)的方法，具包含涉及沟渠以及底层介层窗的制程。沟渠以及介层窗同时填入导电材质，因此同时形成内连线以及金属栓。有关双镶嵌的有关先前技术可以参阅Motorola公司Boeck；Bruce Allen等人在美国专利第5880018号所揭露的“Method for manufacturing a low ielectric constant inter-levelintegrated circuit structure”。美国专利No.6140226，专利技术人为Grill等人，专利技术名称为“Dual damascene processing for semiconductor chip interconnects”，此专利涉及双镶嵌制程。另一前案可参阅美国专利No.6133140，专利技术人为Yu等人，专利技术名称为“method of manufacturing dual damascene utilizing anisotropicand isotropic properties”。另一有关双制镶嵌的制程揭露于美国专利No.6077770。参阅图5，图中所求为一种典型的双镶嵌结构。包含一于绝缘层20中的底层金属22。一阻障层24位于绝缘层20之上防止金属离子的扩散。一介电层出不穷6形成于阻障层24之上，如熟悉此项技艺者可知，T型的双镶嵌结构形成于介电层26之中，其中填入铜材质30。一阻障层28亦形成于T型的双镶嵌结构表面阻隔于铜材质与介电层26之间。本专利技术的另一目的在于利用扩散铜离子的方式，形成导电内连线结构。一种导电内连线结构包含一绝缘层形成于一基板之上，上述绝缘层包含一底层金属。一介电层，形成于上述绝缘层之上，上述介电层包含导电结构形成于上述介电层之中。其中上述介电层包含环状碳氢聚合物(aromatichydrocarbon polymer)。一金属离子扩散区域，形成于导电结构附近，用以降低上述介电层的介电常数。其中上述导电结构包含双镶嵌结构且上述导电结构的材质包含铜。因此，上述金属离子扩散区域包含铜离子扩散区域。一种形成低介电常数介电层的方法，包含形成第一绝缘层于基板上，之后蚀刻第一绝缘层以形成沟渠于其中。接著，形成第一导电层于第一绝缘层之上，且平坦化导电层，以形成导电结构于沟渠之中。后续形成第二绝缘层于第一绝缘层之上。形成第一开口于上述第一绝缘层之中，至少暴露第一导电层，以及形成一大于上述第一开口的第二开口于上述第二绝缘层之中。之后，回填第二导电层于第一开口及第二开口中，接着平坦化第二导电层以形成双镶嵌结构。以热扩散第二导电层的金属离子进入第二绝缘层之中，用以降低其介电常数。本专利技术所提供的功效在于可以藉由降低极性进而降低低介电常数介电层的介电常数，因此降低耦合电容。且本专利技术无须以物理器相沉积法形成的阻障层，因此具有较佳的铜填沟能力。如先前技术可知，使用阻障层如TaN、WN、Ta于双镶嵌结构时，因阻障层的电阻较高以及较差的阶梯覆盖能力。因此利用本专利技术不但不需阻障层，且可以改善电阻问题以及利于铜的填沟。此外，有限的铜扩散于低介电常数的高分子(polymer)中可以降低金属间漏电流(intra-metal leakage)。图号说明绝缘层 2， 导电材质 4，蚀刻停止层 6，低介电常数介电层 8，介层窗(via hole) 9，光阻图案 10，较宽的开口 11，导电材质 12，绝缘层 20，底层金属 22，阻障层 24，介电层 26，阻障层 28，铜材质 30。以下将以应用于形成双镶嵌的结构作一实施例，请参阅附图说明图1所示，提供一晶圆或基板(图中未示出)，该晶圆或基板的组成材质可为矽、砷化镓或锗等材质所组成。例如，在一实施例中，便用一晶向<100>的晶矽基板。该基板之中具有一或多个半导体元件。此元件的导线不为本专利技术的主题，因此特定元件或其功能与本专利技术并无太大关连，故不赘述。一绝缘层2(例如氧化矽或氮化矽)形成于此基板上，典型上该氧化矽层是在于含氧环境中以热氧化法形成的。在一实施例中，该氧化矽层是在摄氏800主1100度的氧蒸气环境中形成的；或者是，该氧化层可以任何适当的含氧化学组成物及相关制程形成的。氮化矽层系以任何适当制程沉积，例如低压化学气相沉积法(LPCVD)、电浆辅助化学气相沉积法(PECVD)、高密度电浆化学气相沉积法(HDPCVD)。该氮化矽层的厚度约为1000至2000埃。在一较佳实施例中，此形成氮化矽层的步骤的反应气体包含SiH4、NH3、N2、N2O、SiH2Cl2、NH3、N2及N2O。接着，形成绝缘层2的图案以定义出复数沟渠于绝缘层2之中。一导电材质4形成于上述绝缘层2之上并回填于沟渠之中，接续利用一平坦化制程将上述导电材质4部分去除，一般可以使用化学机械研磨法，如图1所示。接续形成蚀刻停止层6以及低介电常数介电层8于上述经过研磨的表面。接续步骤为形成导电栓的步骤。通常包含微影以及蚀刻步骤达到上述的目的，因需先此形成开口或介层窗(via hole)9于低介电常数介电层8中，并暴露出底层的导电材质4。蚀刻停止层6的组成可包含SiC或SiN。低介电常数介电层8可选用所称之环状碳氢聚合物(aromati本文档来自技高网...

【技术保护点】
一种形成低介电常数介电层的方法，该方法包含： 形成绝缘层于底层之上； 蚀刻该绝缘层以形成开口于其中； 形成导电层于该绝缘层之上； 平坦化该导电层，以形成导电结构于该开口之中；及 扩散该导电层的金属离子进入该绝缘层用以降低其介电常数。

【技术特征摘要】
1.一种形成低介电常数介电层的方法，该方法包含形成绝缘层于底层之上；蚀刻该绝缘层以形成开口于其中；形成导电层于该绝缘层之上；平坦化该导电层，以形成导电结构于该开口之中；及扩散该导电层的金属离子进入该绝缘层用以降低其介电常数。2.如权利要求1所述的形成低介电常数介电层的方法，其特征在于上述绝缘层包含环状碳氢聚合物(aromatic hydrocarbon polymer)。3.一种形成低介电常数介电层的方法，该方法包含形成第一绝缘层于基板上；蚀刻该第一绝缘层以形成沟渠于其中；形成第一导电层于该第一绝缘层之上；平坦化该导电层，以形成导电结构于该沟渠之中；形成第二绝缘层于该第一绝缘层以及该导电结构之上；形成第一开口于上述第一绝缘层之中，至少曝露该第一导电层；形成一大于上述第一开口的第二开口于上述第二绝缘层之中；回填第二导电层于该第一开口及第二开口中；平坦化该第二导电层以形成双镶嵌结构；扩散该第二导电层的金属离子进入该第二绝缘层用以降低...

【专利技术属性】
技术研发人员：章勋明，余振华，梁孟松，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]