无接触区形成于存储单元区的分栅快闪存储单元阵列结构制造技术

一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其至少包含：复数个隔离区块，以阵列排列方式形成于该半导体基板上；复数个快闪存储单元，每一该快闪存储单元包含浮置栅极，以阵列排列方式形成于该半导体基板上，且位于该复数个隔离区块以外的主动区上，而构成复数列快闪存储单元，每列快闪存储单元共用一控制栅极线；复数纵行扩散区形成于该隔离区块纵行之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元程序化，或读取资料；上述存储单元的接触形成于存储单元区以外的半导体基板内。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及非挥发性存储元件，特别是指一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构。传统分栅快闪存储器元件，陈述如下参考附图说明图1，首先，在一半导体晶圆(例如硅晶圆)2的上表面以一耦合氧化层5(厚约7.0-1.0nm，典型值约8.5nm)覆盖半导体晶圆的上表面的一部份(亦即浮置栅极区)。一厚的浮置栅极10(厚约80-150nm，典型值约120nm)建构在耦合氧化层5之上。在浮置栅极10的上表面以热氧化法长一氧化区20，氧化区20的中央厚约150nm，但两边则很薄，这样的结果将使得浮置栅极10的上表面呈现出两终端向上尖的结构。另一氧化层30是用热氧化的方法覆盖于半导体晶圆2的上表面(厚度约为15-25nm)，覆盖漏极区40，并延伸至浮置栅极10的侧边；并且也在浮置栅极10侧边形成复晶硅氧化层30(厚约28nm)，控制栅极区45则是另一次沉积的复晶硅层。控制栅极区45是一致性的(conformity)覆盖于氧化层30上方，厚度约为150-250nm。图1所示的源极区，先将预定为漏极的区域的一侧以光阻覆盖布植杂质后再以高温热处理的方式进行向晶圆内部及浮置栅极区10扩散以形成源极区40。另一次离子布植全面性进行而在浮置栅极区10的另一侧边晶圆内而形成漏极区50。典型NOR快闪存储单元如上述，源极区由相邻的存储单元所共用。此外，两个存储单元的漏极区则分别形成接触区。有鉴于现今存储单元制造趋势朝高密度发展，如何提高单位面积的存储单元是所有业界所认同的目标。因此本专利技术将朝此一方向提供一新的布局方式，以进一步节省存储单元所需要的面积。为达成上述目的，本专利技术提供了以下两种技术方案一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其至少包含复数列快闪存储单元，每列快闪存储单元共用一控制栅极线并以复数个隔离区块分隔该每列快闪存储单元的每一快闪存储单元；复数纵行扩散区形成于该隔离区块之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元程序化，或读取资料。其中该结构还包含形成通道于上述的每列控制栅极线下方两相邻浮置栅极之间的半导体基板内。上述的每一存储单元的程序化，经由通过该存储单元的控制栅极线加一正电压，且通过该存储单元的浮置栅极下的扩散区亦施加一正电压，该存储单元相邻的扩散区接地而达成。上述的每一存储单元的读取，经由通过该存储单元的控制栅极线加一正电压，且通过该存储单元的浮置栅极下的扩散区亦施加一正电压，该存储单元相邻的扩散区接地而达成。上述的每一存储单元的资料抹除，经由通过该存储单元的控制栅极线加一正电压而达成，因此，一次将抹除一列的存储单元内的资料。另一种技术方案为一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其至少包含复数个隔离区块，以阵列排列方式形成于该半导体基板上；复数个快闪存储单元，每一该快闪存储单元包含浮置栅极，以阵列排列方式形成于该半导体基板上，且位于该复数个隔离区块以外的主动区上，而构成复数列快闪存储单元，每列快闪存储单元共用一控制栅极线；复数纵行扩散区形成于该隔离区块纵行之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元程序化，或读取资料。其该结构还包含形成通道于上述的每列控制栅极线下方两相邻浮置栅极之间的半导体基板内。上述的每一存储单元的程序化，经由通过该存储单元的控制栅极线加一正电压，且通过该存储单元的浮置栅极下的扩散区亦施加一正电压，该存储单元相邻的扩散区接地而达成。上述的每一存储单元的读取，经由通过该存储单元的控制栅极线加一正电压，且通过该存储单元的浮置栅极下的扩散区亦施加一正电压，该存储单元相邻的扩散区接地而达成。上述的每一存储单元的资料抹除，经由通过该存储单元的控制栅极线加一正电压而达成，因此，一次将抹除一列的存储单元内的资料。不过若欲进行资料采除则必须一次一列的存储单元同时进行。本专利技术具有如下的优点 1、每列存储单元共用一控制栅极线字线，存储单元区域内每个存储单元不需另外形成接触，因此，可以缩减单位存储单元所需的硅平面面积。2、资料抹除的速率可以更快。3、由于控制栅极只需定义控制栅极线，因此，可减少控制栅极对浮置栅极叠对误差的问题。图2显示本专利技术的快闪存储单元正向结构的示意图；包含浮置栅极110，栅极氧化层105、氧化区块120、及控制栅极145与浮置栅极110之间的复晶硅间氧化层130一如图1所示的传统分栅快闪存储单元结构。不过，本专利技术的快闪存储单元控制栅极145则与习知技术不同，每一横列的存储单元的控制栅极是一相连接的复晶硅层，而且仅有排列于存储单元区以外的区域，再形成一接触区而承担。此外，传统分栅快闪存储单元耦合至浮置栅极145下方的源极区，在本专利技术中则位于左右隔离区I之间的扩散区140取代，同时扩散区并串接纵行的存储单元，而成位元线。此外，请注意每列存储单元的左右浮置栅极F之间除了扩散区140外尚有通道启始电压调整的通道区142(也是图3的CH)，请同时参考图3的布局示意图。图3布局图中包含以隔离区域I以外的主动区、横向数列控制栅极线CG形成于主动区上，控制栅极线CG覆盖于浮置栅极F上，并且控制栅极及浮置栅极更包含部分边缘覆盖于隔离区域I上，扩散区D则位于左右隔离区I之间的纵行的半导体基板内，经由退火处理，而使得扩散区D深入浮置栅极F下方，以增加耦合比。图4至图7所示为达成图2的快闪存储单元结构的形成方法。请先参考图4，在隔离区I以传统方法形成于半导体基板100后，接着，全面以高温热氧化制程形成厚约7.0-10.0nm，典型值约8.5nm的栅极氧化层105(或称耦合氧化层)，一第一复晶硅区110(厚约80-150nm，典型值约120nm)建构在耦合氧化层105之上。接着，再沉积厚约150至200nm-氮化硅层112在第一复晶硅区110的上表面。随后以微影制程形成光阻图案(未图示)在氮化硅层上，光阻图案具有复数个开口，以定义浮置栅极区114的位置。接着，再以蚀刻技术形成开回于氮化硅层114中。请参考图5，接着，再以高温热氧化制程以氮化硅图案层114为罩幕，长一氧化区120，氧化区120的中央厚约150nm，但两边则很薄，这样的结果将使得第一复晶硅110的上表面呈现出两终端向上尖的结构。随后，氮化硅层以热磷酸盐溶液去除。请参考图6，接着，以氧化区120为罩幕，施以蚀刻制程，以留下复晶硅层110区块于终止层复晶硅氧化层30再沉积一层薄的高温氧化层，例如HTO是覆盖于半导体晶圆100的上表面(厚度约为15-25nm)，及所有浮置栅极110侧壁及氧化区120上。随后，如图所示，再施以离子布植植入导电性杂质于半导体基板，以调整通道142的启始电压。不过本步骤也可以省略。紧接着，再形成一光阻图案(未图示)以做为扩散区离子布植的罩幕层，光阻图案的开口，是如图3所示布局图中的左右隔离区I之间的区域D。随后，施以离子布植，植入n+导电性杂质。在去除光阻图案后，另一高温的热处理制程，接着实施，以使扩散区140内的杂本文档来自技高网...

【技术保护点】
一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其特征是：该结构至少包含： 复数列快闪存储单元，每列快闪存储单元共用一控制栅极线并以复数个隔离区块分隔该每列快闪存储单元的每一快闪存储单元； 复数纵行扩散区形成于该隔离区块之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；及 因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元程序化，或读取资料。

【技术特征摘要】
1.一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其特征是该结构至少包含复数列快闪存储单元，每列快闪存储单元共用一控制栅极线并以复数个隔离区块分隔该每列快闪存储单元的每一快闪存储单元；复数纵行扩散区形成于该隔离区块之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；及因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元程序化，或读取资料。2.如权利要求1所述的无接触区形成于存储单元区的分栅快闪存储单元阵列结构，其特征是还包含形成通道于上述的每列控制栅极线下方两相邻浮置栅极之间的半导体基板内。3.如权利要求1所述的无接触区形成于存储单元区的分栅快闪存储单元阵列结构，其特征是上述的每一存储单元的程序化，经由通过该存储单元的控制栅极线加一正电压，且通过该存储单元的浮置栅极下的扩散区亦施加一正电压，该存储单元相邻的扩散区接地而达成。4.如权利要求1所述的无接触区形成于存储单元区的分栅快闪存储单元阵列结构，其特征是上述的每一存储单元的读取，经由通过该存储单元的控制栅极线加一正电压，且通过该存储单元的浮置栅极下的扩散区亦施加一正电压，该存储单元相邻的扩散区接地而达成。5.如权利要求1所述的无接触区形成于存储单元区的分栅快闪存储单元阵列结构，其特征是上述的每一存储单元的资料抹除，经由通过该存储单元的控制栅极线加一正电压而达成，因此，一次将抹除一列的存储单元内的资料。6.一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于...

【专利技术属性】
技术研发人员：林建炜，卓静玟，何大椿，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]