模拟.数字混装集成电路制造技术

一种模拟.数字混装集成电路，将ＩＣ芯片（１０）从布局上来分为模拟电路区域（１）与数字电路区域（２），除了将产生时钟信号（ＣＫ）的时钟发生电路（６）配置在数字电路区域（２）之外，还将由时钟信号（ＣＫ）来进行开关动作的开关电路（４）配置在数字电路区域（２），使从时钟发生电路（６）开始至开关电路（４）为止的时钟线（９）的布线长度缩短，还可以使从时钟线（９）开始至模拟电路区域（１）内的模拟电路为止的距离尽可能拉长，从而可以使流动在时钟线（９）中的时钟信号所造成的数字噪声，避免流入于模拟电路内。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及将模拟电路与数字电路混装在一个半导体芯片上的模拟·数字混装集成电路。在如此的网络环境中，可实现无论“何时、何处、与谁”均能进行通信的，只有无线通信。做为无线通信的装置，除了有携带电话装置与PDA之外，还有近距离无线数据通信技术的蓝芽，以及使用5GHz区域的无线局部区域网络(LAN)。当然，这些无线通信终端的前提为可以很容易携带。因此，小型、轻量、低电力消耗是基本要求。一般而言，无线通信终端有着多功能化及高性能化的趋势。即使如此，机器整体的小型、轻量、低电力消耗仍是基本要求。因此，内置在机器中的无线通信功能方面，更须具备小型、轻量、薄型、低电力消耗的的特点。以此为背景，在半导体集成电路中，针对多功能化、高集成化、高密度化等的开发正急速的进行中。将包含电容器等无源元件的无线电路集成于一个芯片中或是一个模块中的开发试验也正在进行。最近，将以往模拟LSI与数字LSI为互相独立的电路，做为模拟·数字混装LSI来加以集成的开发工作也正在进行中。例如，把用于收发模拟信号的无线电路(模拟电路)，和PPL(PhaseLocked Loop)频率合成器电路(数字电路)或对所收发的信号进行数字信号处理的基带信号处理电路(数字电路)集成于一个芯片中或是一个模块中的开发正在进行。与将模拟电路与数字电路分别于不同芯片上加以构成的情况相比，在模拟·数字混装集成电路中是将模拟电路与数字电路混装于一个半导体芯片上，且相互间距离较近。因此，数字电路所造成的极大噪声很容易影响到灵敏度极高的模拟电路，而造成模拟信号特性的极大劣化。因此，如何降低模拟电路与数字电路的结合噪声是极为重要的课题。尤其是，在数字电路中供给有作为控制基准的时钟信号。在此情况下，若是在数字电路附近有模拟电路的话，则时钟信号的高次谐波成分容易做为数字噪声来流入于模拟电路中，造成以无线方式来所收发的模拟信号的特性产生极大恶化。例如，在收发声音信号的情况下，会使接收的灵敏度降低而使音质恶化，变得极为难听。因此，例如在模拟电路中形成高频率电路等的前置部，在数字电路中形成基带信号处理电路等，通过以功能单位来采用模拟电路与数字电路中的一方，在芯片布局上区分模拟电路区域与数字电路区域进行布置。然而，如附图说明图1所示，相应模拟·数字混装集成电路的用途的不同，在模拟电路区域中也会存在包含根据时钟信号来进行开关的电路的情况(在本说明书中，将根据时钟信号而动作的电路称为开关电路)。另一方面，产生时钟信号的时钟发生电路一般而言是设置在数字电路区域中。在此情况下，从设置在数字电路区域上的时钟发生电路开始，至设置在模拟电路区域上的开关电路为止的时钟线的布线长度会变长。然而，在高集成化、高密度化的模拟·数字混装集成电路中，布线之间或是零件之间的间隔极为狭窄。因此，在长长的时钟线中流动的时钟信号带给周围极大影响。尤其是，在相当于高频率信号的收发部的高频放大电路等处于时钟线的附近的情况下，时钟信号所造成的数字噪声流入于高频放大电路中，会使模拟信号的特性显著恶化。因为时钟信号的能量随着频率的变高而变大，因此上述的问题亦随着频率的变高而变得更显著。
技术实现思路
本专利技术为针对上述情况来加以开发的，其目的在于，可以抑制因流动于时钟线中的时钟信号所造成的数字噪声进入模拟电路内，而造成的模拟信号的质量下降。本专利技术的模拟·数字混装集成电路，将模拟电路与数字电路混装在同一半导体芯片上，其特征在于在所述半导体芯片中，具有模拟电路区域与数字电路区域，将产生时钟信号的时钟发生电路配置在所述数字电路区域内，并将根据所述时钟信号进行开关动作从而进行模拟信号处理的开关电路配置在所述数字电路区域内。在此，上述开关电路最好是配置在上述时钟发生电路的附近。另外，本专利技术的模拟·数字混装集成电路，将模拟电路与数字电路混装在同一半导体芯片上，其特征在于所述半导体芯片包括根据第1频率的时钟信号进行动作从而进行模拟信号处理的第1开关电路、根据频率比第1频率还高的第2频率的时钟信号进行动作从而进行模拟信号处理的第2开关电路、以及产生所述第1及第2频率的时钟信号的时钟发生电路，在所述半导体芯片中，具有模拟电路区域与数字电路区域，将所述第1开关电路配置在所述模拟电路区域内，并将所述第2开关电路及所述时钟发生电路配置在所述数字电路区域内。在此，上述第2开关电路最好配置在上述时钟发生电路的附近。本专利技术因采用了上述技术手段，所以不仅可以使从设置在半导体芯片的数字电路区域上的时钟发生电路开始，至基于时钟信号加以动作的开关电路为止的时钟线的布线长度缩短，还可以使从时钟线开始至模拟电路区域内的模拟电路为止的距离尽可能拉长。此外，还可以使开关电路本身与模拟电路区域内的模拟电路之间的距离尽可能拉长。图2为表示实施例1的模拟·数字混装集成电路的芯片布局的例子。图3为表示实施例2的模拟·数字混装集成电路的芯片布局的例子。图2为表示实施例1的模拟·数字混装集成电路的芯片布局的例子。如图2所示，混装了模拟电路与数字电路的本实施例的IC芯片10，将第1模拟电路3、基于时钟信号CK进行动作并且输入第1模拟电路3的输出信号加以处理的开关电路4、输入开关电路4的输出信号加以处理的第2模拟电路5、以及产生上述时钟信号CK的时钟发生电路6加以集成。此IC芯片10具有将模拟电路集中并加以集成的模拟电路区域1，以及将数字电路集中并加以集成的数字电路区域2。在模拟电路区域1与数字电路区域2的交界处，形成了防护环7。在此所示的各电路3～6仅为集成于IC芯片10内的电路的一部分，也可以将其它电路集成于IC芯片10内。但模拟电路集成于模拟电路区域1中，数字电路集成于数字电路区域2中。在本实施例中，在模拟电路区域1中，集成了第1模拟电路3及第2模拟电路5。此外，在数字电路区域2中，集成了开关电路4(不论其为模拟电路为数字电路)及时钟发生电路6。通过将第1模拟电路3及第2模拟电路5集成于模拟电路区域1中，而将作为它们之间的处理电路的开关电路4配置在数字电路区域2中，从而可以使第1模拟电路3与开关电路4之间、及开关电路4与第2模拟电路5之间的信号线8的布线长度，比起往常的将开关电路4配置在模拟电路区域1中的情况要长。但是，因开关电路4与时钟发生电路6之间的距离变短，可以使将时钟信号CK供给至开关电路4的时钟线9的布线长度变短。对模拟电路而言，比起信号线8的布线长度变长的情况，极大数字噪声的产生来源的时钟线9延伸至模拟电路区域1中的情况更具有问题。通过将开关电路4配置在数字电路区域2中，可以使时钟线9不会进入模拟电路区域1中，因此可以抑制时钟信号CK所造成的数字噪声流入于模拟电路内。并且，因为在模拟电路区域1与数字电路区域2之间设置了防护环7，因此可以确实的抑制数字噪声的流入。尤其是，在模拟电路区域1中存在着高灵敏度的高频放大电路的情况下，更可以将高频放大电路尽可能的配置在离时钟线9愈远的地方。这样，可以抑制时钟信号CK所造成的数字噪声流入于高频放大电路中，因此可以抑制模拟信号特性的恶化。此外，通过将开关电路4配置在数字电路区域2中，可以使开关电路4本身与模拟电路区域1内的模拟电路为止的距离尽可能拉长。此外，可以通过防护环7，将开关电路4与模拟电路区域1内的模拟电路加以分隔。这本文档来自技高网...

【技术保护点】
一种模拟.数字混装集成电路，将模拟电路与数字电路混装在同一半导体芯片上，其特征在于：在所述半导体芯片中，具有模拟电路区域与数字电路区域，将产生时钟信号的时钟发生电路配置在所述数字电路区域内，并将根据所述时钟信号进行开关动作从而进行模拟信 号处理的开关电路配置在所述数字电路区域内。

【技术特征摘要】
JP 2001-7-23 220879/011.一种模拟·数字混装集成电路，将模拟电路与数字电路混装在同一半导体芯片上，其特征在于在所述半导体芯片中，具有模拟电路区域与数字电路区域，将产生时钟信号的时钟发生电路配置在所述数字电路区域内，并将根据所述时钟信号进行开关动作从而进行模拟信号处理的开关电路配置在所述数字电路区域内。2.如权利要求1所述的模拟·数字混装集成电路，其特征在于将所述开关电路配置在所述时钟发生电路的附近。3.一种模拟·数字混装集成电路，将模拟电路与数字电路...

【专利技术属性】
技术研发人员：乌谷宗宏，
申请(专利权)人：新泻精密株式会社，株式会社理光，
类型：发明
国别省市：JP[日本]