降低高功率晶体管导通电阻的方法技术

本发明专利技术提供一种降低高功率晶体管导通电阻的方法，特别指一种在晶圆制程中，在晶圆上生长一层垒晶层时，再生长一层再生垒晶层，该再生垒晶层的厚度约为５μｍ～１０μｍ，而其浓度约为其上垒晶层的１．５倍～３倍，由于垒晶层经重掺杂使得期间的垒晶层电阻率大幅度降低，相对整体晶圆的总导通电阻显著降低，可提高导电性，同时串联电阻降低，可提高组件操作速度、降低电力损耗。本发明专利技术采用平面式制程，可改进沟渠式制程易发生短路或漏电流的缺点，减少功率消耗及增加产品合格率，可大大地提高装置的品质和可靠性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及在高功率晶体管晶圆制程中生长垒晶层时，再生长一层垒晶层，适当控制其浓度及厚度，即可大大降低整体导通电阻，增加组件导电性，提高组件操作速度，同时提高产品合格率，降低成本。
技术介绍
由半导体制成的双载子晶体管或金属氧化物半导体晶体管(Metal oxide-semiconductor transistor，以下简称MOS)，为提高其速度降低热电子效应，提高生产能力，目前都在朝降低整体结构中的电阻值的方向努力。一般高功率晶体管在制程中因半导体组件的积集度愈来愈高，因此消耗大量电力所产生的热相对增加，使组件的稳定性与可靠性降低，且对于彼此间掺杂不同材质结合而构成的结构，其间的电阻率非常可观，因此有必要降低上述电阻以提高产品质量。如图1所示，用晶圆制造一般功率晶体管时，其电阻抗大致来自(1)衬底电阻Rsub、(2)垒晶层电阻Repi、(3)接面电阻Rj、(4)信道电阻Rch、及(5)导线间的阻抗Rm。在生产制造时降低任何一种阻抗均可降低电阻率，例如衬底电阻Rsub，可将衬底(例如硅)经高浓度的掺杂即可降低其电阻率。阻抗Rm，因单元晶胞的积集度到一定程度时，金属线宽无法按MOS比例加以缩减(将使导线阻抗上升)，因此用两层、三层金属层设计来降低导线间电阻率。信道电阻Rch，半导体组件积集度越高，组件越小，相对信道长度越短，半导体响应速度越快，但信道不能无限制缩短，这将造生漏电流及击穿电压的损失，解决的办法大都采用轻微掺杂技术。接面电阻Rj，为半导体阱区与垒晶层接面附近的电阻，当单元晶胞积集度提高，或阱区深度太深时，会造成在阱区接面附近的垒晶层范围缩小，从而使接面电阻Rj急剧上升。垒晶层电阻Repi，一般而言，对于高击穿电压的功率组件，其导通电阻约有百分之七十五的比例为垒晶层电阻，因此降低垒晶层的电阻率可大大改进整体总阻抗，同时降低热流效应、提高组件操作速度。过去的作法大都使用高浓度的垒晶硅衬底作为接地的板面，上面经热生长一低浓度掺杂的垒晶层以达到组件所需要的耐击穿电压，但这种作法使高击穿电压的功率组件有相当大的导通阻抗，在这种情况下，只能放大组件面积尺寸，以降低导通阻抗，这种改善方式又会增加成本。为降低导通阻抗的缺陷，本专利技术方法是在生产过程中，改进电阻率相当高的垒晶层电阻的缺陷，同时考虑击穿电压及组件尺寸以提高产品合格率，进一步降低生产成本。
技术实现思路
本专利技术的主要目的是提供一种利用垒晶设计。本专利技术的另一目的是提供一种在垒晶层上方再生长一再生垒晶层以降低电阻率的、利用垒晶设计。本专利技术的再一目的是提供一种采用平面式制程以降低总电阻率的、利用垒晶层设计。为实现上述目的，本专利技术提供一种，包括如下步骤a.在晶圆上的具有一高浓度掺杂的衬底上生长一垒晶层，在衬底及垒晶层间再生长一层再生垒晶层，该再生垒晶层具适当的浓度及掺杂度；b.在垒晶层上方沉积氧化层及阻绝层，确保隔离；c.以离子植入形成P-半导体区及N+半导体区；d.以光罩、微影去除光阻制成闸级氧化层及复晶硅层，再于其上沉积硼磷玻璃；e.刻蚀接触窗口以便金属化制程；f.进行金属化及电路与组件间的保护层制程。在上述衬底和垒晶层之间的再生垒晶层可降低垒晶层电阻率，其可以是单层或多层。在本专利技术的晶圆制程中，在晶圆上生长一层垒晶层时，再生长一层再生垒晶层，该再生垒晶层的厚度约为5μm～10μm，而其浓度约为其上垒晶层的1.5倍～3倍，由于垒晶层经重掺杂使得期间的垒晶层电阻率大幅度降低，相对整体晶圆的总导通电阻显著降低，可提高导电性，同时串联电阻降低，可提高组件操作速度、降低电力损耗。本专利技术采用平面式制程，可改进沟渠式制程易发生短路或漏电流的缺点，减少功率消耗及增加产品合格率，可大大地提高装置的品质和可靠性。附图说明图1是现有技术中具有电阻率的晶圆的示意图；图2是本专利技术单一晶圆制作示意图；图3是本专利技术与现有技术的电流电压特性曲线的测量数据比较图。具体实施例方式如图2所示，在本专利技术中，单一晶圆1具有一高浓度掺杂的衬底硅11，其上生长一层低浓度掺杂的垒晶层12，在衬底11与垒晶层12之间生长一层再生垒晶层13，其掺杂浓度约为垒晶层12的1.5倍至3倍，而其厚度约在5μm～10μm之间。在垒晶层12上方再形成氧化层及信道阻绝层(图中未示)，以确保隔离效果。在垒晶层内以离子植入法趋入形成P-的半导体区域(P阱)14，再去除光罩，以热扩散法掺杂即形成P+接点。在P阱内以离子植入法植入形成N+半导体区域15；去除光罩，生长门极氧化层16，以隔绝组件信道与门极；门极氧化层16上方沉积一复晶硅层17，并对其掺杂改变复晶硅的电阻率；接着在复晶硅门极上沉积一层硼磷硅玻璃(BPSG)作为介电层；并进行各接触窗口的微影制程，将接触窗口的图案转移到光阻上，接着利用这层光阻以刻蚀方式将未受光阻保护遮掩的部分彻底清除，并去除光阻。接着，进入铝合金18的金属化及保护电路与组件间的保护层19制程。如前所述，本专利技术是在单一晶圆的制程中，在硅晶圆上生长一层单晶硅垒晶层时，再生长一层再生垒晶层，其浓度约为其上垒晶层的1.5倍～3倍，而其厚度约在5μm～10μm之间，由于其掺杂浓度比衬底小，而比一般垒晶层高，因此可大大降低垒晶层电阻率。图3所示是本专利技术与现有技术电流电压特性曲线的测量数据比较图，其中，下方斜线为一般未加再生垒晶层，其电压-电流斜率为7.62610-6，上方斜线为本专利技术增加一层再生垒晶层，其电压-电流斜率为9.9441×10-6。图3所示数据可知，本专利技术的确可以大大降低电阻率约30％，对于整体总电阻率更可发挥最大的减低功效，同时提高传导速度，提高产品合格率。本专利技术采用的平面式制程还可降低沟渠式制程所形成的阻抗，应注意的是，本专利技术的再生垒晶层的浓度及厚度必须适当的控制，以避免过薄或太厚所带来的问题，同时该垒晶层不限制单层，也可分为两层、三层，其浓度及厚度也需要适当控制。综上所述，本专利技术利用垒晶设计，利用制程中再生长一再生垒晶层，的确可大大降低垒晶层电阻率，同时具有产业上利用价值。凡按本专利技术的内容所做的简易设计或变更，均包含在本专利技术范围内。本文档来自技高网...

【技术保护点】
一种降低高功率晶体管导通电阻的方法，包括如下步骤：ａ．在晶圆上的具有一高浓度掺杂的衬底上生长一垒晶层，在衬底及垒晶层间再生长一层再生垒晶层，该再生垒晶层具适当的浓度及掺杂度；ｂ．在垒晶层上方沉积氧化层及阻绝层，确保隔离；ｃ．以离 子植入形成Ｐ↑［－］半导体区及Ｎ↑［＋］半导体区；ｄ．以光罩、微影去除光阻制成闸级氧化层及复晶硅层，再于其上沉积硼磷玻璃；ｅ．刻蚀接触窗口以便金属化制程；ｆ．进行金属化及电路与组件间的保护层制程。

【技术特征摘要】
1.一种降低高功率晶体管导通电阻的方法，包括如下步骤a.在晶圆上的具有一高浓度掺杂的衬底上生长一垒晶层，在衬底及垒晶层间再生长一层再生垒晶层，该再生垒晶层具适当的浓度及掺杂度；b.在垒晶层上方沉积氧化层及阻绝层，确保隔离；c.以离子植入形成P-半导体区及N+...

【专利技术属性】
技术研发人员：简凤佐，涂高维，苏世宗，董正晖，李铭钦，简铎钦，
申请(专利权)人：华瑞股份有限公司，
类型：发明
国别省市：71[中国|台湾]