改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺制造技术

本发明专利技术公开一种改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺，其是在一半导体基中形成隔离区域、栅极结构、源／漏极的轻掺杂区域、栅极间隙壁、提升的源／漏极结构及源／漏极的重掺杂区域，之后利用两阶段沉积金属层的方式，形成不同厚度或不同材料的金属层于栅极结构和源／漏极区域上，以分别产生不同的自行对准的金属硅化物。本发明专利技术利用该二不同的金属硅化物，并配合提升的源／漏极结构，即可在降低组件电阻值时，亦同时避免浅接面的漏电流现象。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关一种半导体制造工艺技术，特别是关于一种可形成不同的自行对准金属硅化物(self-aligned silicide，Salicide)于栅极结构和源/漏极区域上，并可改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺。
技术介绍
半导体组件制造工艺进入到深次微米制造工艺，且集成电路的积集度愈来愈高时，源/漏极区域的面积亦等同缩小，但却会增加源/漏极端的接触电阻，而无法维持组件的高电流驱动能力，故为了降低组件电阻值及增加后续连接导线布局的方便性，自动对准金属硅化物技术已逐渐广泛应用在半导体制造工艺中。然而组件的微小化更受限于浅金属硅化接面(Silicidedjunction)的应用，更易造成与浅接面漏电现象，因此，选择性硅磊晶技术用来制作提升的源/漏极的金氧半导体晶体管，以同时获得浅接面和金属硅化接面的应用所产生的漏电得到控制。已知在制作提升的源/漏极和自行对准金属硅化物等组件的半导体制造工艺步骤是参阅图1(a)至图1(c)所示。首先，如图1(a)所示，在一半导体基底10中先形成有浅沟渠隔离区域(shallow trench isolation，STI)12及一晶体管栅极结构14，其是由一栅极氧化层142及一多晶硅层144所组成；再以栅极结构14为屏蔽，进行较低能量的第一次离子布植，在半导体基底10中形成一源/漏极轻掺杂区域16；然后于栅极结构14侧壁形成栅极间隙壁18后，在超高真空化学气相沉积是统中选择性的成长一硅磊晶层20于源/漏极区表面，以形成提升的源/漏极结构；之后再进行较高能量的第二次离子布植形成源/漏极重掺杂区域22。当晶体管栅极结构14及提升的源/漏极结构22等主动组件均完成后，随即进行自行对准金属硅化物的制造工艺，此时，如图1(b)所示，在半导体基底10上沉积一钛金属层24；接着，对钛金属层24进行低温回火，以使其与下方的栅极结构14与源/漏极结构22上硅磊晶层20的硅反应成钛金属硅化物28。之后，利用湿蚀刻法去除部份未反应成钛金属硅化物28的钛金属层24，即可形成如图1(c)所示的钛金属硅化物28，最后对此钛金属硅化物28进行高温回火处理，以降低钛金属硅化物28的电阻值。然而，在上述已知的半导体制造工艺步骤中，如欲形成较厚的金属硅化物于栅极结构上以降低电阻时，则源/漏极区域的金属硅化物浅接面极易有漏电流(leakage current)现象，进而影响组件特性及其可靠度。因此，本专利技术是在针对上述的困扰，提出一种改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺，以便在降低栅极和源/漏极区域的电阻的同时，又不会造成源/漏极区域的漏电现象，进而有效解决习知技术所存在的缺失。
技术实现思路
本专利技术的主要目的是在提供一种改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺，其是形成不同的自行对准金属硅化物于栅极结构和源/漏极区域上，以降低栅极结构和源/漏极区域内的电阻，并同时可避免浅接面的漏电现象。本专利技术的另一目的是在提供一种改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺，其是在降低组件的电阻值，并避免产生在浅接面中的漏电流现象，使其符合组件基本电性的需求，以确保组件特性及其可靠度，进而提高产品合格率。为达到上述的目的，本专利技术是在一半导体基底中形成有隔离区域、栅极结构、源/漏极轻掺杂区域、栅极间隙壁、提升的源/漏极结构及源/漏极重掺杂区域等组件；然后于该半导体基底上依序形成一第一金属层、一阻障层及一图案化的化学气相沉积层，使其露出该栅极结构上的阻障层；在去除栅极结构上露出的阻障层及第一金属层后，移除该图案化的化学气相沉积层；然后于阻障层与栅极结构上沉积一第二金属层，并对半导体基底进行热回火处理，使与该栅极结构相接触的部份第二金属层及与该源/漏极区域相接触的部份第一金属层转变成金属硅化物；而后去除未反应的第二金属层、阻障层及第一金属层，最后对该金属硅化物进行热回火处理。以下通过具体实施例配合附图详加说明，当更容易了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1(a)至图1(c)为已知制作半导体组件的各步骤构造剖视图。图2(a)至图2(h)为本专利技术于制作半导体组件的各步骤构造剖视图。具体实施例方式已知技术在栅极结构上形成较厚的金属硅化物以降低电阻时，在源/漏极区域上的金属硅化物浅接面(shallow junction)极易有漏电流现象产生；而本专利技术所提出的半导体组件制造工艺是利用栅极结构与源/漏极区域上不同厚度或不同材质的金属层，以改善降低深次微米晶体管的电阻值，并可避免浅接面的漏电流现象。图2(a)至图2(h)为本专利技术的一较佳实施例在制作半导体组件的各步骤构造剖视图，如图所示，本专利技术主要制作方法是包括有下列步骤如图2(a)所示，先提供一半导体基底30，其内形成有浅沟渠隔离区域(shallow trench isolation，STI)32，用以隔绝半导体基底30中的主动组件及被动组件；于半导体基底30上形成一晶体管栅极结构34，其是包含一栅极氧化层342及其上方的多晶硅层344；然后以栅极结构34为屏蔽，对半导体基底30进行一低浓度的第一次离子布植，以便在半导体基底30内形成源/漏极轻掺杂(lightly doped)区域36；再于栅极结构34的二侧壁旁形成有栅极间隙壁38，其通常氧化物所组成。接着，在该源/漏极轻掺杂区域36形成后，且于形成硅磊晶层之前，先进行高温活化处理，其是在大于800℃或更高温(约1050℃)的炉管中进行快速热回火(rapid thermal anneal，RTA)处理，以重整该半导体基底30表面的硅晶格。经过热回火处理后，再利用磊晶法(epitaxy)，于一磊晶反应炉中，选择性的在栅极结构34及源/漏极区域40上分别成长一硅磊晶层42，以形成提升的源/漏极结构(raised source/drain structure)。然后再以该栅极结构34与栅极间隙壁38为屏蔽，对半导体基底30进行一高浓度的第二次离子布植，以便在半导体基底30内形成源/漏极重掺杂区域40；而后进行一大约800℃的炉管回火或更高温(900℃)的快速热回火处理，以便将半导体基底30表面因离子植入产生的非晶硅现象回火成原来的结晶状态。在形成如图2(a)所示的各组件结构后，即可继续进行两阶段的金属沉积制造工艺。请参阅图2(b)所示，利用金属溅镀方式或化学气相沉积法，于该半导体基底30上先沉积一第一金属层44，此第一金属层44的材质是可为钛金属、钴金属或白金金属，抑或是其它可行的金属材质，较佳者为钛金属。再于第一金属层44的表面形成一阻障层46，此阻障层46的形成方法是可利用氮离子的布植或通入氮气于该第一金属层44的表面，使表面的部份第一金属层44转变成氮化金属以作为该阻障层46。然后，在该阻障层46表面形成一化学气相沉积层48，如图2(c)所示，此化学气相沉积层48一般为氧化层，包含四氧乙基硅(TEOS)在内，亦可是氮化硅层，或是任何可选择性的被去除的化学气相沉积材质，也就是于后续制造工艺步骤中可用湿蚀刻方式清除的材质。接着请参阅图2(d)所示，利用干蚀刻方式，蚀刻去除该半导体基底表面，使栅极结构34上方的部份化学气相沉积层48完全被清除掉，而裸露出该本文档来自技高网...

【技术保护点】
一种改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺，其特征是包括下列步骤：（ａ）提供一半导体基底，其上是依序形成有隔离区域、栅极结构、源／漏极轻掺杂区域、栅极间隙壁、提升的源／漏极结构以及源／漏极重掺杂区域等组件；（ｂ）于该 半导体基底上沉积一第一金属层；（ｃ）形成一阻障层于该第一金属层表面；（ｄ）形成一图案化的化学气相沉积层于该阻障层上，以露出该栅极结构上的阻障层；（ｅ）去除该栅极结构上露出的该阻障层及第一金属层；（ｆ）移除该图案化的化学气相沉 积层；（ｇ）于该阻障层与该栅极结构上沉积一第二金属层；（ｈ）对该半导体基底进行热回火处理，使与该栅极结构相接触的部份该第二金属层及与该源／漏极区域相接触的部份该第一金属层转变成金属硅化物；（ｉ）去除未反应成金属硅化物的该第二金属 层、该阻障层及该第一金属层；以及（ｊ）对该金属硅化物进行热回火处理。

【技术特征摘要】
1.一种改善深次微米晶体管的电阻及漏电现象的半导体组件制造工艺，其特征是包括下列步骤(a)提供一半导体基底，其上是依序形成有隔离区域、栅极结构、源/漏极轻掺杂区域、栅极间隙壁、提升的源/漏极结构以及源/漏极重掺杂区域等组件；(b)于该半导体基底上沉积一第一金属层；(c)形成一阻障层于该第一金属层表面；(d)形成一图案化的化学气相沉积层于该阻障层上，以露出该栅极结构上的阻障层；(e)去除该栅极结构上露出的该阻障层及第一金属层；(f)移除该图案化的化学气相沉积层；(g)于该阻障层与该栅极结构上沉积一第二金属层；(h)对该半导体基底进行热回火处理，使与该栅极结构相接触的部份该第二金属层及与该源/漏极区域相接触的部份该第一金属层转变成金属硅化物；(i)去除未反应成金属硅化物的该第二金属层、该阻障层及该第一金属层；以及(j)对该金属硅化物进行热回火处理。2.根据权利要求1所述的半导体组件制造工艺，其特征是该步骤(a)在该半导体基底中形成该等组件的方法更包括下列步骤在该半导体基底上形成一栅极结构，包含一栅极氧化层及其上方的多晶硅层；以该栅极结构为屏蔽，进行一低浓度的离子布植，在该半导体基底内形成源/漏极轻掺杂区域；于该栅极结构侧壁形成有栅极间隙壁；进行高温活化制造工艺处理；在该栅极结构及该源/漏极上成长一硅磊晶层，以形成提升的源/漏极结构；以该栅极结构与栅极间隙壁为屏蔽，对该半导体基底进行一高浓度离子布植，以形成源/漏极重掺杂区域；以及对该进行半导体基底进行热回火处理。3.根据权利要求2所述的半导体组件制造工艺，其特征是该硅磊晶层的成长方法是利用磊晶法完成者。4.根据权利要求1所述的半导体组件制造工艺，其特征是该第一金属层的材质是可为钛金属、钴金属、白金金属，或是其它可行的金属材质。5.根据权利要求1所述的半导体组件制造工艺，其特征是该步骤(d)更包括形成一化学气相沉积层于该阻障层上；以及蚀刻去除部份的该化学气相沉积层，以形成该图案化的化学气相沉积层，使其露出该栅极结构上的该阻障层。6.根据权利要求1所述的半导体组件制造工艺，其特征是该第二金属层的材质是可为钛金属、钴金属、白金金属，或是其它可行的金属材质。7.根据权利要求1所述的半导体组件制造工艺，其特征是该阻障层是由一氮化金属层所构成者。8.根据权利要求8所述的半导体组件制造工艺，其特征是该氮化金属层的形成方式是为对该第一金属层进行一氮离子布值，以使部分的该第一金属层转变成该氮化金属层。9.根据权利要求1所述的半导体组件制造工艺，其特征是该化学气相沉积层可为包含四氧乙基硅在内的氧化层、氮化硅层，或是任何可选择性的被去除的化学气相沉积材质。10.根据权利要求1所述的半导体组件制造工艺，其特征是在该步骤(h)中的热回火处理是在一大于500℃的炉管...

【专利技术属性】
技术研发人员：高荣正，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]