通过形成镶嵌互连制造半导体器件的方法技术

提供一种制造半导体器件的方法，其中当形成互连和接触孔时得到了充足的误对准裕度。形成限定凹槽的介电层图形，在该凹槽中将形成镶嵌互连。然后，蚀刻介电层图形之间的第一接触孔，同时用导电材料填充第一接触孔和凹槽。可以通过进行深蚀刻工艺用导电材料填充该凹槽。然后蚀刻介电层图形，从而形成镶嵌互连，同时用介电层图形仅覆盖将形成第二接触孔的区域。用掩模层填充介电层图形之间的空间，然后从所得到的结构选择性地除去介电层图形，从而形成与镶嵌互连对准的第二接触孔。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及制造半导体器件的方法，更具体地说，涉及制造具有镶嵌互连的半导体器件的方法。
技术介绍
在半导体制造方法中通常使用常规的光刻工艺形成想要的图形。然而，随着设计规则的降低，也减小了光刻工艺中的对准裕度。这样，利用常规的光刻的工艺逐渐地难以形成想要的图形。即使当形成半导体器件例如动态随机存取存储器(DRAM)的位线时，也会出现这种困难。例如，如果位线宽度是100nm，误对准裕度是40nm，那么需要存储节点接触孔的宽度是nm。该尺寸超出了常规的曝光设备的极限，因此不能形成宽40nm的存储节点接触孔。如果增加存储节点接触孔的宽度以避免该问题，遗憾的是，相应于存储节点接触孔尺寸的增加，使误对准裕度减小。因此，在存储节点接触栓塞和位线之间会出现短路。据此，当形成位线和存储节点接触孔时，或者当形成某些互连和通过该互连旁边的接触孔时，重要的是应克服光刻工艺的限制以得到适当的误对准裕度。
技术实现思路
本专利技术提供了一种制造半导体器件的方法，其中当形成某些互连和接触孔时能够得到充足的误对准裕度。本专利技术还提供了一种制造半导体器件的方法，其中当形成DRAM和存储节点接触孔的位线时能够得到充足的误对准裕度。根据本专利技术的实施例，在半导体衬底上依次层叠下介电层和上介电层。通过蚀刻上介电层形成介电层图形，以便在下介电层上形成平行的镶嵌互连，每个介电层图形具有第一宽度。然后，通过部分蚀刻介电层图形之间的下介电层形成第一接触孔，蚀刻第一接触孔两侧上的介电层图形的侧壁上部，使得介电层图形具有具有第二宽度的部分，第二宽度比第一宽度窄。通过用第一导电材料填充第一接触孔形成第一接触栓塞，通过用第一导电材料填充介电层图形之间的空间的下部在第一接触栓塞上形成镶嵌互连，蚀刻镶嵌互连上的介电层图形，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上。接着，用掩模层覆盖镶嵌互连，平面化掩模层直到露出在前面的步骤之后遗留的介电层图形的顶表面。根据掩模层通过选择性地除去剩余的介电层图形和剩余的介电层图形下面的下介电层形成与镶嵌互连对准的第二接触孔。通过用第二导电材料填充第二接触孔形成第二接触栓塞。根据上面的方法，能够在不进行光刻工序的情况下形成第二接触孔，这样能够精确地对准第二接触孔，而不必考虑工艺裕度。根据本专利技术另外的实施例，提供一种制造半导体器件的方法，在上面的方法中，当用镶嵌法形成位线时，作为用于得到将形成存储节点接触孔的位置的方法，在不进行光刻工序的情况下形成存储节点接触孔。在半导体衬底上形成包括栅介电层、栅导电层、覆盖层和栅间隔层的栅叠层以及源和漏区。第一氧化物层填充栅叠层之间的空间，覆盖第一氧化物层，平面化第一氧化物层。在第一氧化物层中形成与源区连接的第一单元焊盘和与漏区连接的第二单元焊盘。在第一氧化物层和第一及第二单元焊盘上形成第二氧化物层。在第二氧化物层上依次层叠蚀刻停止层和第三氧化物层。通过蚀刻第三氧化物层形成氧化物层图形，以便在第二氧化物层上形成彼此平行的镶嵌位线。这里，每个氧化物层图形具有第一宽度。然后，通过部分蚀刻在氧化物层图形之间的蚀刻停止层和第二氧化物层形成位线接触孔，通过该位线接触孔露出第二单元焊盘的顶表面，同时，蚀刻位线接触孔两侧氧化物层图形侧壁的上部，使得氧化物层图形具有具有第二宽度的部分，第二宽度比第一宽度窄。通过用第一导电材料填充位线接触孔形成位线接触栓塞，通过用第一导电材料填充氧化物层图形之间的空间的下部在位线接触栓塞上形成镶嵌位线，蚀刻位线上的氧化物层图形，使得仅具有第一宽度的氧化物层图形的部分突出在位线以上。用掩模层覆盖位线，平面化掩模层，直到露出在前面的步骤之后遗留的氧化物层图形的顶表面。根据掩模层，通过选择性地除去剩余的氧化物层图形、剩余的氧化物层图形下面的蚀刻停止层和第二氧化物层，在放置剩余氧化物层的位置形成了与位线对准的存储节点接触孔。通过用第二导电材料填充存储节点接触孔形成存储节点接触栓塞。这里，优选地掩模层由具有与第三和第二氧化物层不同的蚀刻选择性的材料构成。优选地，例如掩模层由氮化物层或者氮氧化物层构成。平面化掩模层是通过采用深蚀刻或者化学机械抛光(CMP)工艺来进行的。第三氧化物层的厚度大约是500到6000，并且蚀刻停止层的厚度是大约10到500。根据上面的方法，利用镶嵌法形成位线，在没有误对准的情况下预先得到将形成存储节点接触孔的区域，然后在该区域形成与位线自对准的存储节点接触孔。与形成位线之后利用光刻工序形成存储节点接触孔的情况相比，能够在希望的位置精确地对准并且精确地形成存储节点接触孔。这样，能够在不考虑位线和存储节点接触栓塞之间出现短路的情况下制造半导体器件。附图说明通过参考附图详细描述本专利技术的优选实施例，本专利技术的上述和其它方面和优点将更加显而易见，其中图1示出了在本专利技术的实施例中要完成的DRAM单元的布局；图2A、3A、4A、5A、6A、7A和8A是沿着图1的a-a’线截取的截面图，依次说明根据本专利技术的实施例制造半导体器件的方法实施例；图2B、3B、4B、5B和6B是沿着图1的b-b’线截取的截面图，依次说明根据本专利技术的实施例制造半导体器件的方法；图2C、3C、4C、5C和6C是沿着图1的c-c’线截取的截面图，依次说明根据本专利技术的实施例制造半导体器件的方法实施例；图3D是与图3A至3C相对应的顶视图；图4D是与图4A至4C相对应的顶视图；图5D是与图5A至5C相对应的顶视图；图6D是与图6A至6C相对应的顶视图；图7B是与图7A相对应的顶视图；图8B是与图8A相对应的顶视图；具体实施方式下面将参考附图更全面地描述本专利技术，附图中示出了本专利技术的优选实施例。然而，本专利技术可以以许多不同的形式实施，不应认为限于这里所给出的实施例。此外，提供这些实施例是为了使本公开更彻底和全面，并且向本领域技术人员全面传递本专利技术的范围。在图中，为了清楚放大了部件的形状。在所有的图中相同的参考标号指相同的部件。本实施例说明了使用镶嵌法形成DRAM的位线以及形成存储节点接触孔。图1示出了DRAM单元的布局。图1示出了DRAM单元的布局。具体地说，在半导体衬底105中形成由绝缘材料构成的隔离层110(图2A)。隔离层110限定了具有主轴和次轴并且沿着行和列重复设置的有源区115。沿着有源区115的次轴延伸的栅叠层120与有源区115相交，两个栅叠层120与每个有源区115相交。在有源区115中栅叠层120的任一侧上形成源和漏区125a和125b。在源和漏区125a和125b中提供由单元焊盘135a和135b形成的接触区。在单元焊盘135b上形成接触漏区125b的位线接触栓塞145，在位线接触栓塞145上与栅叠层120延伸的方向垂直设置位线170。在单元焊盘135a上设置接触源区125a的由存储节点接触栓塞195形成的另一个接触区。参考图2A至2C，利用常规的隔离技术例如浅沟槽隔离(STI)，在衬底例如硅晶片105中形成图1所示的用于限定有源区115的隔离层110。在包括隔离层110的衬底105上形成栅叠层120和源及漏区125a和125b。如图2C所示，形成和布图栅介质层112、栅导电层114和覆盖层116，然后在其侧壁上形成栅间隔层118以形成栅叠层120。栅导电层114可以是多晶硅难熔金本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，该方法包括：（ａ）在半导体衬底上依次层叠下介电层和上介电层；（ｂ）蚀刻上介电层，从而形成介电层图形，以便在下介电层上形成平行的镶嵌互连，每个介电层图形具有第一宽度；（ｃ）部分蚀刻介电层图形之间的下介电层 ，以便形成第一接触孔，蚀刻第一接触孔两侧上的介电层图形的侧壁上部，使得介电层图形具有与第二宽度对应的部分，第二宽度比第一宽度窄；（ｄ）用第一导电材料填充第一接触孔，以便形成第一接触栓塞，用第一导电材料填充介电层图形之间的空间的下部，以便 在第一接触栓塞上形成镶嵌互连，蚀刻镶嵌互连上的介电层图形，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上；（ｅ）用掩模层覆盖镶嵌互连，平面化掩模层直到露出在（ｄ）之后遗留的介电层图形的顶表面；（ｆ）选择性地除去未被掩模层覆盖的 剩余介电层图形和剩余介电层图形下面的下介电层，以便形成第二接触孔；和（ｇ）用第二导电材料填充第二接触孔，以便形成其中的第二接触栓塞。

【技术特征摘要】
KR 2002-8-12 47588/20021.一种制造半导体器件的方法，该方法包括(a)在半导体衬底上依次层叠下介电层和上介电层；(b)蚀刻上介电层，从而形成介电层图形，以便在下介电层上形成平行的镶嵌互连，每个介电层图形具有第一宽度；(c)部分蚀刻介电层图形之间的下介电层，以便形成第一接触孔，蚀刻第一接触孔两侧上的介电层图形的侧壁上部，使得介电层图形具有与第二宽度对应的部分，第二宽度比第一宽度窄；(d)用第一导电材料填充第一接触孔，以便形成第一接触栓塞，用第一导电材料填充介电层图形之间的空间的下部，以便在第一接触栓塞上形成镶嵌互连，蚀刻镶嵌互连上的介电层图形，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上；(e)用掩模层覆盖镶嵌互连，平面化掩模层直到露出在(d)之后遗留的介电层图形的顶表面；(f)选择性地除去未被掩模层覆盖的剩余介电层图形和剩余介电层图形下面的下介电层，以便形成第二接触孔；和(g)用第二导电材料填充第二接触孔，以便形成其中的第二接触栓塞。2.权利要求1的方法，其中(d)包括淀积第一导电材料，以便填充第一接触孔和介电层图形之间的空间；和通过使第一导电材料从介电层图形凹陷形成镶嵌互连，同时在所得到的其上淀积了第一导电材料的结构上进行深蚀刻工艺，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上。3.权利要求1的方法，其中(d)包括淀积第一导电材料，以便填充第一接触孔和介电层图形之间的空间；通过使第一导电材料从介电层图形凹陷形成镶嵌互连，同时在所得到的其上淀积了第一导电材料的结构上进行深蚀刻工艺，以便减小突出在镶嵌互连以上的介电层图形的整个宽度，和蚀刻具有减小的宽度的介电层图形，以便只有具有第一宽度的介电层图形突出于镶嵌互连以上。4.权利要求3的方法，其中，利用干蚀、湿蚀或者等离子蚀刻来蚀刻具有减小的宽度的介电层图形。5.权利要求1的方法，其中，掩模层由相对于上介电层和下介电层具有蚀刻选择性的材料构成。6.权利要求1的方法，其中，掩模层由氮化物层或者氮氧化物层构成，并且上介电层和下介电层由氧化物层构成。7.权利要求1的方法，其中，在下介电层和上介电层之间进一步形成蚀刻停止层。8.权利要求1的方法，其中，利用深蚀或者化学机械抛光(CMP)工艺平面化掩模层。9.一种制造半导体器件的方法，该方法包括(a)在半导体衬底上形成包括栅介电层、栅导电层、覆盖层和栅间隔层的栅叠层，以及源和漏区；(b)覆盖填充栅叠层之间的空间的第一氧化物层，并且平面化第...

【专利技术属性】
技术研发人员：朴济民，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]