动态随机存取存储器制造技术

本发明专利技术提供一种动态随机存取存储器，包括多个电容、一位元线、多条字元线、多个开关及一感测放大器。其中，字元线相互电性耦接。每一开关则经由相对的字元线所控制，且连接于相对的电容与位元线之间。感测放大器具有第一输入端耦接至位元线，及第二输入端接收一参考电位。在本发明专利技术中将相邻的字元线连接，而使用相邻存储单元的两个电容来储存一位元，具有较简单的结构及更好的储存特性。本发明专利技术亦提供了另一新的一位元四电容存储单元结构，可以大幅增加存储数据维持时间。同时藉由耦接多条位元线的方式，一位元多电容的存储单元结构可以有更大的电容。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于一种动态随机存取存储器，特别有关于一种使用一位元二电容(1b2C)，或使用一位元四电容(1b4C)，或使用一位元多个电容的动态随机存取存储器。
技术介绍
传统的动态随机存取存储器是使用一位元一电容的存储单元结构，如图1A所示。此处以两个存储单元(cell)为例，包括了做为开关使用的晶体管111、112、电容121、122、字元线W1、W0、位元线D1、D0及一感测放大器13。在进行存储内容的读取或写入动作前，所有的位元线D1、D0的电位均平冲调整至供应电压Vcc的二分之一。图1B显示了感测放大器13两个输入端在读取动作过程中的电压变化波形。当列位址致能信号RAS(row address strobe)产生一下降边缘时，使字元线W1被触动，而进一步导通晶体管111(即开关进行闭合动作)。如此，使得储存于电容121的电位VH(假设电容储存一高电位“1”)耦合至位元线D1上，而传送至感测放大器13的一输入端IN。感测放大器13的另一输入端IN’则由一参考位元线接收一参考电位。由于所有位元线的电位均已被平衡调整至1/2Vcc，因此输入端IN’的电位固定为1/2Vcc。因此，传送至感测放大器13的电压VH大小为(CcellVcell+CdigitVdigit)/(Ccell+Cdigit)其中，Ccell是电容121的电容值，Cdigit是位元线的电容值，Vcell是储存于电容121的电压值，Cdigit是位元线上的初始电压值。然而，由于存储器容量与密度的需求越来越高、存储电路的面积越来越小，此种结构已无法提供足够的电容量来达成长期维持数据的目的，因此存储刷新(refresh)的动作表现要求也越来越严格。因此，一种使用一位元二电容的存储单元结构的动态随机存取存储器被提出，其可延长数据的维持时间而解决需不断进行存储刷新动作的问题。如图2A所示，此处以两个存储单元为例，包括了做为开关使用的晶体管211、212、电容221、222、字元线W1、W0、位元线D1、D0及一感测放大器23。在进行存储内容的读取或写入动作前，所有的位元线D1、D0之电位均平冲调整至供应电压Vcc的二分之一。另外，此种动态随机存取存储器亦使用相对的参考存储单元，每一参考存储单元均储存有与其相对存储单元中互补的数据(电位)。图2B显示了感测放大器23两个输入端在读取动作过程中的电压变化波形。当列位址致能信号RAS(row address strobe)产生一下降边缘时，使字元线W1被触动，而进一步导通晶体管211(即开关进行闭合动作)。如此，使得储存于电容221的电位VH(假设电容储存一高电位)耦合至位元线D1上，而传送至感测放大器23的一输入端IN。此时，感测放大器23的另一输入端IN’则由一参考位元线接收一相对参考存储单元的互补电位VL。因此，传送至感测放大器23的电压信号VH与VL的差为2×(CcellVcell+CdigitVdigit)/(Ccell+Cdigit)然而，此种使用参考存储单元的互补电位做为加大感测放大器输入信号的方式将使得储存位元的读取与放大动作复杂化，存储单元的执行效率也降低。
技术实现思路
为了解决上述问题，本专利技术提供一种动态随机存取存储器，同样使用一位元多电容的架构，但较简单亦具有较高的存储单元效率。本专利技术的一目的在于提供一种动态随机存取存储器，包括多个电容、一位元线、多条字元线、多个开关及一感测放大器。其中，字元线相互电性耦接。每一开关经由相对的该些字元线之一所控制，且连接于相对的该些电容的一与该位元线之间。感测放大器具有一第一输入端耦接至该位元线，及第二输入端接收一参考电位。本专利技术的另一目的在于提供一种动态随机存取存储器，包括一参考存储单元、多个电容、一位元线、多条字元线、多个开关及一感测放大器。其中，参考存储单元储存有第一电位。电容则储存有第二电位。字元线相互电性耦接。每一开关经由相对的该些字元线之一所控制，且连接于相对的该些电容之一与该位元线之间。感测放大器具有第一输入端耦接至该位元线，及第二输入端耦接至该参考存储单元，当些开关闭合而使该些电容储存的该第一电位耦合至该位元线时，该参考存储单元储存的该第二电位亦耦合至该第二输入端。藉此，本专利技术将相邻的字元线相互连接，使用相邻存储单元中的电容储存一个位元数据，而简化电路结构。以下，就附图说明本专利技术的一种动态随机存取存储器的实施例。附图说明图1A是传统一位元一电容的动态存储器；图1B是在传统一位元一电容的动态存储器中感测放大器输入端的电压波形；图2A是传统一位元二电容的动态存储器；图2B是在传统一位元二电容的动态存储器中感测放大器输入端的电压波形；图3A是本专利技术一实施例中一位元二电容的动态存储器；图3B是在上述实施例中一位元二电容的动态存储器中感测放大器输入端的电压波形；图4A是本专利技术另一实施例中一位元四电容的动态存储器；图4B是在上述实施例中一位元四电容的动态存储器中感测放大器输入端的电压波形；图5A、5B是本专利技术一实施例中字元线的连接方式。具体实施例方式图3A是本专利技术一实施例中的动态随机存取存储器。此处以两个相邻的存储单元为例。包括了做为开关使用之晶体管311、312、电容321、322、由两条字元线电性耦接在一起的字元线W1、位元线D1、D0及一感测放大器33。其中，每一开关311、312经由相对的字元线W1所控制，且连接于相对的电容321、322之一与位元线D0或D1之间。感测放大器33具有第一输入端IN耦接至位元线D1，及第二输入端IN’经由一参考位元线接收一参考电位1/2Vcc。在进行存储内容的读取或写入动作前，所有的位元线D1、D0的电位位准均平冲调整至供应电压Vcc的二分之一。图3B显示了感测放大器33两个输入端在读取动作过程中的电压变化波形。当列位址致能信号RAS(row address strobe)产生一下降边缘时，使字元线W1被触动，而进一步导通晶体管311及312(即开关进行闭合动作)。如此，使得储存于电容321与322的电位VH(假设电容储存一高电位“1”)同时耦合至位元线D1上，而传送至感测放大器33的一输入端IN。感测放大器33的另一输入端IN’则由一参考位元线接收一参考电位。由于所有位元线的电位均已被平衡调整至1/2Vcc，因此输入端IN’之电位固定为1/2Vcc。因此，传送至感测放大器33的电压VH大小为(2CcellVcell+CdigitVdigit)/(2Ccell+Cdigit)上述的实施例与前述传统一位元二电容的动态随机存储器比较下，因为没有使用参考存储单元中的电容，而是使用相邻存储单元的电容，因此具有较简单的结构。同时，传统一位元一电容动态随机存取存储器的存取方式亦可适于此实施例，因此其存储单元效率较高。再者，由于每一对电容均处于同一主动区(active area)的相邻存储单元中而共享一个位元线的接触窗(contact)，因此一个接触窗发生缺陷时只会使一个位元产生错误，使得产品良率可以提高。图4A是本专利技术另一实施例中的动态随机存取存储器。此实施例是将本专利技术同时配合应用传统一位元二电容的存取方式，可更进一步延长数据的维持时间。其包括了做为开关使用的晶体管411、412、电容421、422、本文档来自技高网...

【技术保护点】
一种动态随机存取存储器，包括：多个电容；一位元线；多个字元线，相互电性耦接；多个开关，每一开关经由相对的该些字元线之一所控制，且连接于相对之该些电容之一与该位元线之间；以及一感测放大器，具有第一输入端耦接至该位元线，及第 二输入端接收一参考电位。

【技术特征摘要】
1.一种动态随机存取存储器，包括多个电容；一位元线；多个字元线，相互电性耦接；多个开关，每一开关经由相对的该些字元线之一所控制，且连接于相对之该些电容之一与该位元线之间；以及一感测放大器，具有第一输入端耦接至该位元线，及第二输入端接收一参考电位。2.如权利要求1所述动态随机存取存储器，其特征在于，该些开关是晶体管。3.如权利要求1所述的动态随机存取存储器，其特征在于，在进行读取或写入动作之前，该位元线具有该参考电位。4.如权利要求3所述的动态随机存取存储器，其特征在于，该参考电位是供应电压值的二分之一。5.如权利要求1所述的动态随机存取存储器，其特征在于，该些字元线相邻。6.一种动态随机存取存储器，包括多个电容，储存有第一电位；一参考存储单元，储存有一与该第一电位...

【专利技术属性】
技术研发人员：陈国庆，李若加，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]