半导体封装件制造技术

本实用新型专利技术提供半导体封装件。本实用新型专利技术实施例的半导体封装件包括：第一重布线层，在一面安装有多个半导体芯片及多个无源器件；第二重布线层，通过通孔与第一重布线层电连接；外部连接端子，形成于第二重布线层的下部面；第一模具，设置于第一重布线层的上部来覆盖多个半导体芯片及多个无源器件；以及第二模具，设置于第一重布线层与第二重布线层之间。其中，第一重布线层及第二重布线层分别包括配线图案及绝缘层，由多个层构成，多个半导体芯片中的至少一个配置于第一重布线层与第二重布线层之间。线层之间。线层之间。

【技术实现步骤摘要】
半导体封装件


[0001]本技术涉及半导体封装件，更详细地，涉及系统级封装方式的半导体封装件。

技术介绍

[0002]作为一个系统运行的系统级封装(SiP，System In Package)包括多个半导体芯片。在此情况下，系统级封装利用重布线层(RDL，Redistributed Layer)，不仅包括多个半导体芯片，还可包括无源器件。其中，系统级封装可垂直层叠或水平排列半导体芯片或无源器件，可通过凸点或焊线连接其。
[0003]但是，随着集成多个半导体芯片及无源器件，系统级封装的输入/输出增加，并且，随着封装件变得越小，对于包括如微间距或导线长度的结构因素在内的如电磁波屏蔽、处理速度、射频(RF)性能等的电因素的需求正在增加。

技术实现思路

[0004]为了解决如上所述的现有技术的问题，本技术的一实施例提供如下的半导体封装件：实现系统级封装，同时，可提高小型化及电特性。
[0005]但是，本技术所要解决的问题并不局限于以上所提及的问题，普通技术人员可通过下述记载明确理解未提及的其他问题。
[0006]根据用于解决如上所述的问题的本技术的一实施方式，本技术包括：重布线层，包括绝缘层及配线图案；多个半导体芯片，配置于上述重布线层的上部及下部两侧；以及模具，设置于上述重布线层的上部来覆盖上述多个半导体芯片，上述重布线层可由多个层构成。
[0007]在一实施例中，配置于顶层的的配线图案可未被上述绝缘层覆盖。
[0008]在一实施例中，本技术在上述模具的上部面还可包括由聚酰亚胺形成的涂层。
[0009]在一实施例中，下部侧配线图案的一部分可向下部侧露出，在多个上述配线图案中，位于顶层的配线图案或配置于底层的配线图案可被进行黑化处理的氧化层覆盖。
[0010]在一实施例中，本技术还可包括沿着上述模具的外部面设置的屏蔽层。
[0011]在一实施例中，上述重布线层可延伸形成，使得至少一个配线图案的一部分与上述屏蔽层相连接。
[0012]在一实施例中，上述绝缘层的介电常数(Dk)可为2～3、上述耗散因数(Df)可为0.002～0.005。
[0013]在一实施例中，在上述重布线层的配线图案中，位于上部的配线图案和位于下部的配线图案的厚度可厚于位于中心的中心配线图案。
[0014]本技术另一实施方式的半导体封装件包括：第一重布线层，在一面安装有多个半导体芯片及多个无源器件；第二重布线层，通过通孔与上述第一重布线层电连接；外部连接端子，形成于上述第二重布线层的下部面；第一模具，设置于上述第一重布线层的上部
来覆盖上述多个半导体芯片及上述多个无源器件；以及第二模具，设置于上述第一重布线层与上述第二重布线层之间，上述第一重布线层及上述第二重布线层分别包括配线图案及绝缘层，由多个层构成，上述多个半导体芯片中的至少一个可配置于上述第一重布线层与上述第二重布线层之间。
[0015]在一实施例中，在上述模具的上部面还可包括由聚酰亚胺形成的涂层。
[0016]在一实施例中，上述通孔可在平面上以一体的线性结构无缝形成。
[0017]在一实施例中，本技术还可包括沿着上述第一模具的外部面设置的屏蔽层。
[0018]在一实施例中，上述第一重布线层和第二重布线层可延伸形成，使得上述第一重布线层和第二重布线层中的至少一个配线图案的一部分与上述屏蔽层相连接。
[0019]在一实施例中，上述屏蔽层可朝向上述外部连接端子侧延伸形成。
[0020]在一实施例中，上述绝缘层的介电常数(Dk)可为2～3、上述耗散因数(Df)可为0.002～0.005。
[0021]在一实施例中，在上述第一重布线层的配线图案中，位于上部的配线图案和位于下部的配线图案的厚度可厚于位于中心的中心配线图案。
[0022]在一实施例中，上述第一重布线层和上述第二重布线层分别可包括配线图案及绝缘层，由多个层构成，上述第一重布线层的层数可多于上述第二重布线层的层数。
[0023]在一实施例中，安装在上述第一重布线层上的半导体芯片可为模拟块，安装在上述第一重布线层与第二重布线层之间的半导体芯片可以为数字块。
[0024]在本技术一实施例的半导体封装件中，利用低的介电常数(Dk)、耗散因数(Df)材料及嵌入式跟踪基板(ETS，Embedded Trace Substrate)，由此，可实现高速信号及射频跟踪功能。
[0025]并且，在本技术中，从重布线层排除顶层的绝缘层或凸点下金属(UBM，Under Bump Metal)层，由此，可节减用于形成绝缘层或凸点下金属层的费用，并可简化相应工序。
[0026]并且，在本技术中，省略重布线层的一部分，在半导体芯片的一面附着散热垫，由此，可容易向外部释放因半导体芯片产生的热量，从而，可提高散热特性。
[0027]并且，在本技术中，在重布线层的下部面设置半导体芯片，因此，半导体芯片的配线变短，从而，可稳定执行高速处理。
附图说明
[0028]图1为本技术第一实施例的半导体封装件的剖视图。
[0029]图2为本技术第一变形例的半导体封装件的剖视图。
[0030]图3为本技术第二变形例的半导体封装件的剖视图。
[0031]图4为本技术第三变形例的半导体封装件的剖视图。
[0032]图5为本技术第四变形例的半导体封装件，图5的(a)部分为第四变形例的剖视图，图5的(b)部分为向第四变形例追加填充模具的状态的剖视图，图5的(c)部分为第四变形例安装在印制电路板的状态的剖视图。
[0033]图6为本技术第五变形例的半导体封装件的剖视图。
[0034]图7为本技术第六变形例的半导体封装件的剖视图。
[0035]图8为本技术第七变形例的半导体封装件的剖视图。
[0036]图9为本技术第二实施例的半导体封装件的剖视图。
[0037]图10为可确认图9的A线中的三维(3D)通孔的形状差异的俯视图。
[0038]图11为本技术第八变形例的半导体封装件的剖视图。
[0039]图12为本技术第九变形例的半导体封装件的剖视图。
[0040]图13为本技术第十变形例的半导体封装件的剖视图。
[0041]图14为本技术第三实施例的半导体封装件的剖视图。
[0042]图15为本技术第十一变形例的半导体封装件的剖视图。
[0043]图16为用于说明本技术第一实施例的半导体封装件的制备工序的图。
[0044]图17为本技术一实施例的具有单一重布线层的半导体封装件的剖视图。
[0045]图18为本技术第一变形例的具有单一重布线层的半导体封装件的剖视图。
[0046]图19为本技术第二变形例的具有单一重布线层的半导体封装件的剖视图。
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【技术保护点】

【技术特征摘要】
1.一种半导体封装件，其特征在于，包括：重布线层，包括绝缘层及配线图案；多个半导体芯片，配置于上述重布线层的上部及下部两侧；以及模具，设置于上述重布线层的上部来覆盖上述多个半导体芯片，上述重布线层由多个层构成。2.根据权利要求1所述的半导体封装件，其特征在于，配置于顶层的配线图案未被上述绝缘层覆盖。3.根据权利要求1所述的半导体封装件，其特征在于，在上述模具的上部面还包括由聚酰亚胺形成的涂层。4.根据权利要求2所述的半导体封装件，其特征在于，下部侧配线图案的一部分向下部侧露出，在多个上述配线图案中，位于顶层的配线图案或配置于底层的配线图案被进行黑化处理的氧化层覆盖。5.根据权利要求1至4中任一项所述的半导体封装件，其特征在于，还包括沿着上述模具的外部面设置的屏蔽层。6.根据权利要求5所述的半导体封装件，其特征在于，上述重布线层延伸形成，使得至少一个配线图案的一部分与上述屏蔽层相连接。7.根据权利要求1所述的半导体封装件，其特征在于，上述绝缘层的介电常数为2～3、耗散因数为0.002～0.005。8.根据权利要求1所述的半导体封装件，其特征在于，在上述重布线层的配线图案中，位于上部的配线图案和位于下部的配线图案的厚度厚于位于中心的中心配线图案。9.一种半导体封装件，其特征在于，包括：第一重布线层，在一面安装有多个半导体芯片及多个无源器件；第二重布线层，通过通孔与上述第一重布线层电连接；外部连接端子，形成于上述第二重布线层的下部面；第一模具，设置于上述第一重布线层的上部来覆盖上述多个半导体芯片及上述多个无源器件；以及第二模具，设置于上述第一重布线层与上述第二...

【专利技术属性】
技术研发人员：朴相勇，南洲铉，
申请(专利权)人：NEPES株式会社，
类型：新型
国别省市：